JPS59135B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59135B2 JPS59135B2 JP53134137A JP13413778A JPS59135B2 JP S59135 B2 JPS59135 B2 JP S59135B2 JP 53134137 A JP53134137 A JP 53134137A JP 13413778 A JP13413778 A JP 13413778A JP S59135 B2 JPS59135 B2 JP S59135B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- channel region
- conductivity type
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、ｌトランジスタ、１キャパシタで構成したメ
モリ・セルを有する半導体記憶装置の改良に関する。
モリ・セルを有する半導体記憶装置の改良に関する。
従来、ｌトランジスタ、１キャパシタで構成したメモリ
・セルを有する半導体記憶装置は集積度を高く採ること
ができるとされている。
・セルを有する半導体記憶装置は集積度を高く採ること
ができるとされている。
しかしながら、通常のｌトランジスタ、ｌキャパシタの
メモリ・セルでは、トランジスタとキャパシタとが横方
向に、即ち、半導体基板表面に平面的に配置されている
。
メモリ・セルでは、トランジスタとキャパシタとが横方
向に、即ち、半導体基板表面に平面的に配置されている
。
そこで、このトランジスタとキャパシタとを縦方向に、
即ち、立体的に配置して、この種装置の集積度を更に向
上することが考えられ、例えば特願昭５１−１２５９５
１号に見られるように実現されている。
即ち、立体的に配置して、この種装置の集積度を更に向
上することが考えられ、例えば特願昭５１−１２５９５
１号に見られるように実現されている。
本発明は、前記のように、トランジスタとキャパシタと
を立体的に配置して高集積化をはかつた半導体記憶装置
の特性を改善するものであり、以下実施例について詳細
に説明する。
を立体的に配置して高集積化をはかつた半導体記憶装置
の特性を改善するものであり、以下実施例について詳細
に説明する。
第１図は本発明一実施例の要部側断面図である。
図において、１はｎ型シリコン半導体基板、２はフィー
ルド用絶縁膜、３はｐ型電荷蓄積領域、４は電荷蓄積領
域用絶縁膜、５はｐ型シリコン半導体層（チャネル領域
）、６はｎ型ソース領域、Ｔはｎ型ドレイン領域、８は
ゲート絶縁膜、９はゲート電極、Ｖｓはソース端子、Ｖ
Ｇはゲート端子、ＶＤはドレイン端子をそれぞれ示して
いる。本実施例では、絶縁膜４をパターニングし、その
一部に基板１の表面を露出させてからシリコン半導体層
５を成長させるようにしているので、基板１の表面上に
形成されたシリコン半導体層５は単結晶であり、また、
絶縁膜４及び絶縁膜２上に形成されたそれは多結晶とな
る。図示された部分では単結晶シリコン半導体層５はチ
ャネル領域であり、ソース領域６及びドレイン領域Ｔは
多結晶シリコンからなつている。尚、前記した特願昭５
１−１２５９５１号ではチャネル領域が多結晶シリコン
であつて、電荷蓄積領域はソース領域（或いはドレイン
領域）と接しているが、本発明では、チャネル領域が単
結晶シリコンであり、電荷蓄積領域３はチャネル領域と
接しているので動作特性が相違する。第２図及び第３図
は第１図実施例に於ける書込み動作及び読出し動作時の
電荷の流れ、各端子に印加する電圧の極性を表わす説明
図であり、また、第４図ａ、ｂ、ｃは書込み時、記憶時
、読出し時のそれぞれに於ける電荷ｅの状態を説明する
図である。
ルド用絶縁膜、３はｐ型電荷蓄積領域、４は電荷蓄積領
域用絶縁膜、５はｐ型シリコン半導体層（チャネル領域
）、６はｎ型ソース領域、Ｔはｎ型ドレイン領域、８は
ゲート絶縁膜、９はゲート電極、Ｖｓはソース端子、Ｖ
Ｇはゲート端子、ＶＤはドレイン端子をそれぞれ示して
いる。本実施例では、絶縁膜４をパターニングし、その
一部に基板１の表面を露出させてからシリコン半導体層
５を成長させるようにしているので、基板１の表面上に
形成されたシリコン半導体層５は単結晶であり、また、
絶縁膜４及び絶縁膜２上に形成されたそれは多結晶とな
る。図示された部分では単結晶シリコン半導体層５はチ
ャネル領域であり、ソース領域６及びドレイン領域Ｔは
多結晶シリコンからなつている。尚、前記した特願昭５
１−１２５９５１号ではチャネル領域が多結晶シリコン
であつて、電荷蓄積領域はソース領域（或いはドレイン
領域）と接しているが、本発明では、チャネル領域が単
結晶シリコンであり、電荷蓄積領域３はチャネル領域と
接しているので動作特性が相違する。第２図及び第３図
は第１図実施例に於ける書込み動作及び読出し動作時の
電荷の流れ、各端子に印加する電圧の極性を表わす説明
図であり、また、第４図ａ、ｂ、ｃは書込み時、記憶時
、読出し時のそれぞれに於ける電荷ｅの状態を説明する
図である。
尚、第４図に於いて、４及び８は第１図に示した絶縁膜
と同じ絶縁膜、３″及び５″は電荷蓄積領域３と絶縁膜
４との界面及びチヤネル領域５と絶縁膜８との界面、ｅ
は電荷をそれぞれ示している。次に、これ等の図を参照
しつつ、書込み、記憶、読出しの各モードについて説明
する。
と同じ絶縁膜、３″及び５″は電荷蓄積領域３と絶縁膜
４との界面及びチヤネル領域５と絶縁膜８との界面、ｅ
は電荷をそれぞれ示している。次に、これ等の図を参照
しつつ、書込み、記憶、読出しの各モードについて説明
する。
４艦Ｆ？の書込み
端子Ｖｓ及びＶＧを高レベル、端子ＶＤを低レベルに設
定すると、端子ＶＤから注入された電荷はソース領域６
、チヤネル領域５を介して、ソース領域が高レベルであ
ることにより生じた電荷蓄積領域３と絶縁膜４との界面
にある空乏層内に蓄積される。
定すると、端子ＶＤから注入された電荷はソース領域６
、チヤネル領域５を介して、ソース領域が高レベルであ
ることにより生じた電荷蓄積領域３と絶縁膜４との界面
にある空乏層内に蓄積される。
尚、絶縁膜４が薄い場合には端子ｓから直接トンネル電
流として電荷を注入してもよい“０゛の書込み 端子Ｖｓを高レベル、端子ＶＧ及びＶＤを低レベル或い
は端子ＶＧを高レベル、端子Ｖｓ及びＤを低レベルに設
定すると、電荷の注入は起きない。
流として電荷を注入してもよい“０゛の書込み 端子Ｖｓを高レベル、端子ＶＧ及びＶＤを低レベル或い
は端子ＶＧを高レベル、端子Ｖｓ及びＤを低レベルに設
定すると、電荷の注入は起きない。
記憶
端子ｓを高レベル、他の端子ＶＧ，Ｄを全て低レベルに
設定すると前記のようにして書込んだ“１゜゜或いは“
゜０”はそのまま維持される。
設定すると前記のようにして書込んだ“１゜゜或いは“
゜０”はそのまま維持される。
読出し端子Ｖｓを低レベル、端子ＶＧ及びＶＤを高レベ
ルに設定すると、記憶されていた“゜１゛或いは“Ｏ゛
に依リチヤネル領域５の電位は変わつて来るから、これ
により所謂バツク・ゲート効果を生じることになる。
ルに設定すると、記憶されていた“゜１゛或いは“Ｏ゛
に依リチヤネル領域５の電位は変わつて来るから、これ
により所謂バツク・ゲート効果を生じることになる。
本例では電荷（電子）が蓄積されている場合、つまり“
゜１゛が書込まれている場合には、負のバツク・ゲート
電圧を印加したのと同様の効果を生じ、従つて同一ゲー
ト電圧（端子ＶＧの電位）下ではドレイン電流１Ｄは減
少し、或いはゲート閾値電圧Ｖｔｈが見掛け上増大する
。このドレイン電流１Ｄ（或いはゲート閾値電圧Ｖｔｈ
）の変化により“ビ，“Ｏ゛を検出することができる。
上記読出し動作説明の如く、本発明は前記特願昭５１−
１２５９５１号に於けるように蓄積電荷を直接取出して
読み出すものではなく、バツク・ゲート効果を利用して
読出しを行なうためメモリ・セル自体が電荷検出の増幅
機能を有しており、従つて高感度検出器が不要になると
共に蓄積電荷量がより少なくて済む、即ち蓄積領域が小
面積で済み、集積度向上の効果を有するものである。
゜１゛が書込まれている場合には、負のバツク・ゲート
電圧を印加したのと同様の効果を生じ、従つて同一ゲー
ト電圧（端子ＶＧの電位）下ではドレイン電流１Ｄは減
少し、或いはゲート閾値電圧Ｖｔｈが見掛け上増大する
。このドレイン電流１Ｄ（或いはゲート閾値電圧Ｖｔｈ
）の変化により“ビ，“Ｏ゛を検出することができる。
上記読出し動作説明の如く、本発明は前記特願昭５１−
１２５９５１号に於けるように蓄積電荷を直接取出して
読み出すものではなく、バツク・ゲート効果を利用して
読出しを行なうためメモリ・セル自体が電荷検出の増幅
機能を有しており、従つて高感度検出器が不要になると
共に蓄積電荷量がより少なくて済む、即ち蓄積領域が小
面積で済み、集積度向上の効果を有するものである。
そのうえ、特願昭５１−１２５９５１号の如き多結晶半
導体層をチヤネル領域に用いたトランジスタとは異なり
、単結晶半導体層をチヤネル領域に用いているので、キ
ヤリヤ移動度低下による速度の低下や特性再現性低下の
問題は全く生じない。以上の説明で判るように、本発明
に依れば、トランジスタとキヤパシタとが縦方向に立体
的に集積されているので、その平面に於ける占有面積が
従来の１トランジスタ、１キヤパシタのメモリ・セルに
比較すると著しく小さくなるから集積度を向上するのに
好都合であり、また、キヤリヤの移動に関与する半導体
部分は全て単結晶であるから、その移動度は大であり、
ヌイツチング速度は速い。
導体層をチヤネル領域に用いたトランジスタとは異なり
、単結晶半導体層をチヤネル領域に用いているので、キ
ヤリヤ移動度低下による速度の低下や特性再現性低下の
問題は全く生じない。以上の説明で判るように、本発明
に依れば、トランジスタとキヤパシタとが縦方向に立体
的に集積されているので、その平面に於ける占有面積が
従来の１トランジスタ、１キヤパシタのメモリ・セルに
比較すると著しく小さくなるから集積度を向上するのに
好都合であり、また、キヤリヤの移動に関与する半導体
部分は全て単結晶であるから、その移動度は大であり、
ヌイツチング速度は速い。
第１図は本発明一実施例の要部側断面図、第２図及び第
３図は第１図実施例の動作を説明する概略図、第４図Ａ
，ｂ，ｃは第２図及び第３図の動作をさせる際の電荷の
移動を表す説明図である。
３図は第１図実施例の動作を説明する概略図、第４図Ａ
，ｂ，ｃは第２図及び第３図の動作をさせる際の電荷の
移動を表す説明図である。
Claims (1)
- １ 一導電型の半導体基板に於いて厚い絶縁膜に囲まれ
た表面に形成された反対導電型の電荷蓄積領域、該領域
上に在つて一部に窓開きされている絶縁膜、該窓を介し
て前記電荷蓄積領域と接している反対導電型の単結晶半
導体層からなるチャネル領域、該チャネル領域を介して
対向する一導電型の多結晶半導体層からなるソース領域
及びドレイン領域、前記チャネル領域上に絶縁膜を介し
て形成されたゲート電極を有してなることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53134137A JPS59135B2 (ja) | 1978-10-31 | 1978-10-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53134137A JPS59135B2 (ja) | 1978-10-31 | 1978-10-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5561060A JPS5561060A (en) | 1980-05-08 |
| JPS59135B2 true JPS59135B2 (ja) | 1984-01-05 |
Family
ID=15121328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53134137A Expired JPS59135B2 (ja) | 1978-10-31 | 1978-10-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5847862B2 (ja) * | 1979-08-30 | 1983-10-25 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JP3126739B2 (ja) * | 1990-12-06 | 2001-01-22 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
-
1978
- 1978-10-31 JP JP53134137A patent/JPS59135B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5561060A (en) | 1980-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2848272B2 (ja) | 半導体記憶装置 | |
| KR100218275B1 (ko) | 벌크형 1트랜지스터 구조의 강유전체 메모리소자 | |
| US7440317B2 (en) | One transistor SOI non-volatile random access memory cell | |
| EP0971360A1 (en) | Semiconductor memory cell | |
| JPS5894199U (ja) | 半導体メモリセル | |
| JP3467510B2 (ja) | Ｄｒａｍセル及びその製造方法 | |
| JPH09116036A (ja) | 不揮発性メモリセルトランジスタ | |
| JPS59135B2 (ja) | 半導体記憶装置 | |
| US6025612A (en) | NAND or NOR compound semiconductor memory | |
| US20010052607A1 (en) | Nonvolatile semiconductor memory | |
| JPS586234B2 (ja) | 半導体記憶装置 | |
| JPS5814747B2 (ja) | 半導体記憶装置 | |
| JP2901205B2 (ja) | 薄膜トランジスタ | |
| JPS59229874A (ja) | 不揮発性メモリおよびその駆動方法 | |
| KR102711889B1 (ko) | 보유 시간 및 센싱 마진을 개선한 dram 소자 | |
| JPS59105371A (ja) | 不揮撥性半導体装置 | |
| US4247863A (en) | Semiconductor memory device | |
| JPS5958868A (ja) | 半導体不揮発性メモリ | |
| JPS63219154A (ja) | 半導体装置 | |
| JPS6113389B2 (ja) | ||
| JP2867810B2 (ja) | 半導体装置 | |
| JPS59229872A (ja) | 不揮発性メモリおよびその駆動方法 | |
| JPS6335111B2 (ja) | ||
| JPS6120148B2 (ja) | ||
| JPS59229873A (ja) | 不揮発性メモリおよびその駆動方法 |