JPS582932A - データ変換方法及びその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本実−は並列ピットデータの圧縮、拡張、及び入れ換え
を高速度で行うデータ変換回路に関する。

従来、７”９ｙ）基板、大規模集積回路の入出力関係の
検査のためにこれら被試験体の入力に供給されるデータ
ビットは被試験体の性質によって入力データピットの圧
縮、拡張、入れ換えを施行して供給されていえ。

これらＯ処理は従来、専ら、電子計算機によるソフトウ
ェア処理で行われている。このような処理では入力デー
タ量が多くなれば１にゐほどそのために要する時間が長
くかかシ、この種検査作業の迅速＆ＪＧｌｌ上の障害と
なって来ている。

本実明拡上述のような実情に錨みて創案された％０で、
その目的は、並列データビットに対する圧縮、拡張、入
れ換えをパードウ藤ア的に遂行し、以りて、これら処理
の高速化を図９、迅速な検査作業Ｏ遂行に寄与しうるデ
ータ変換回路を提供することにある。

以下１添付図面を参照しながら本発明の一実施例をｌ８
１ＷＡする。

第１図は本発明のデータ変換回路１における変換関係を
示し、データ変換回路１の左側には圧縮されえ８ピッＦ
並列のデータワードがデータバスｔｉて送受され、その
ｔ３備には例えば、８データワーＰがｌＯＯビットΔツ
レルデータに変換され、レジスタ２に−にラドされる状
態を示している。レジヌタ霊に社入力された＄データワ
ード即ち６４ピツ）ＯＭＫ８６ピツトの／瑠−ビット（
斜線部）が付加されてｉる。このレジスタの出力社その
変換されたＡツレ＾データ内に所定の通〕Ｋ分配された
６４♂Ｖ）が固示しない被試験体の所定の入力へ供給さ
れて試験に供１れ為。

上述のような変換動作をするデータ変換回路１は第２Ｉ
ｉｌＫ示すよう１ｃｍ儒の変換４ジａ、−に１１ｅ１、
、−１．を有し、これｂ０４ジ為−ルに上述し７ｔｒ−
ｐΔメＩｔ、１７−ｙナン／櫂−パヌ４、コントロール
／４メ烏１ＩＡｔＬ列に接続されると共に缶彎ジ凰−ル
に出力ビット線０１＊０＊−・・・・Ｏｎ及び人力ピッ
）ＩｉＩｉ＊Ｉｍ・・・−・！１が各１本づつ設けられ
てい為。上記＊　Ｏｌ！ｉ　Ｆｌ例えば変換パラレルデ
ータのぜット数が１００である場合には亀も１００であ
る。

これら賓換篭ジ為−ルの各々は同一構成で、その１つの
回路を第３図に示しである。この回路は＄−ット並列デ
２−タワード８１１の変換を行う上記例示ＯＷＡ路であ
る。

第３図において、３はデータノ４ＪＩＫで、このノ４ス
紘第１のピットセレクトｒ−）　６０入力、第２のビッ
トセレタＦゲート７の出力、リードゲート８の出力、ビ
ットセレクトレジメタ９０入力、及びワードセレクトレ
ジメタ１００人カへ接続されている。ビッシセレクトレ
ジメタ９の出力社ビットセレクトｐ−）６．７のｒ−Ｆ
人カへ接続されている。但し、ピットセレクトグードア
は後述するリードストローブ（１１１７ｍ）（１号を受
けてｒ−）−＃開くように構成されている。ピッＦセレ
クトレノヌタ会の出力社リードｒ−）８０人力へ接続さ
れ、該リードｒ−）１１０人カヘ祉又ワードセレクトレ
ジヌタ１００出力が接続されている。

ワードセレクトレジスタ１０の出力は又比較回路１１の
一方の入力へ接続され、その他方の入力へはワードナン
バーΔＪ４が接続されている。比ＩＩＲ−路１１路用１
０出力祉アンド１３□一方の入カヘ＊絖され、鋏アンド
ゲート１３の出力はレジスタ１４０りμツク入力へ接続
されている。レジスタ１４のデータ入力線ビットセレク
トｒ−トロの出力が接続されている。レジスタ１４４０
データ出力がこＯ変換４ジ為−ル０．出カとなル、その
出力端子はＤ　ｌ１ｌｔで示されている。

まえ、こＯ置換’ｋ　ｙＪＬ−ルヘの入力端子はＤＩＮ
て示され、ビット七しタ）ｆｆ−）７０人力へ接続され
ている。

そして、ビット竜しタＦレジヌメ９０−にット制御入力
はアンドｒ−）　１暴の出力へ接続されてお〕、該ｒ−
トへはヌトｇ−ブ（１ｉＴＢ　）信号、拡張変換（ライ
ト）時にハイレベルにあｎ圧ｓ蛮換（リーｙ）時にはロ
ーレベルになるリードライト（ｇｗ）４１号、及びこの
変換モジー−ルの各レジスタをセットし、リードする篭
−ドにある間ハイレベルとなる篭ジーールセレ！）１（
ＭＢ２）（ｉｌ＆受ける。

１６はアンドｒ−）であシ、該ｒ−）へ８テＢ信号、璽
信号、及び変換モジ鼻−ルにデータを取込ｔｒ間−イ’
レベルとなる篭ジーールセレクト２（ＭＢ２　）信号を
受け、その出力は上述したアンドｒ−’）１３０他方の
入カベ接続されている。

１７はリードダート制御用アンドｒ−）で、その入力に
８丁１信号及びＭＢ２（Ｉ！号を受け、そ０反転入力へ
ｆｆ僅号を受け、その出力はリードｒ−）　８のｒ−）
制御入力へ接続されていゐ。

１＄は上述し良■Ｔ１信号を発゛生するアンドダートで
、その入力に８ＴＢ信４、Ｗ８８号及び比較回路１１の
出力信号を受け、その反転入力に一信号を□受ける。

こ０ように構成される変換４ジ為−ルはパーツレルデー
タのビット数例えば上述の例では１００個設けられる。

これら複数の変換４ゾ畠−ルから構成される本発明のデ
ータ変換−路１の動作を以下に説明する。

先ず、圧縮された法式でデータワードを経て送られて来
るシリアルデータ例えば８ｖツト／譬ツレールデータの
８個を１００ピツ）　ノ４９レルデータに変換する過程
を説−する。

データパＪｓを経て順次に送られて来るＶット七しタト
情報及びワードセレクト情報が各変換毫ジ為−ルのアン
ドｒ−）１８０出力によってそれぞれＯ蛮換場ジ為−ル
のビットセレクトレジメタ９及びワード令しタトレジヌ
タ１０にセットされる。

このようにレジメタ９、及びＩＯＫセットされ九に’ｙ
）セレタＦ情報及びクードセレタ１１１１に従って各変
１／ｌＡ４ジ晶−ルから、所定ワードの所定ビットが出
力される。即ち、第１１ｉＩＫ示すように、レジスタ２
０第１位置に゛社第１誉目の変換毫ジ鼠−ルかも出力さ
れ九第１番＠Ｏワードの第３番１０ビツトがセラ）され
ゐ。これを第１ｇの変換モジ１−ルにおいて説明すれば
、゛デ−タワードから送られて来たビットセレクト情報
即ちクーｒｏｂａ番目のビットを選択するビットセレク
ト情報がビットセレタトレジス！９にアンドダート１５
の出力によってセットされる。これと同時に、ワードセ
レクトレジスタＩＯＫワードセレクト情報即ち第１誉目
のワードであることを示す□ワードセレクト情報がセッ
トされ゛る。を良、データパＪ８を経て送られて来たワ
ードがノ臂うレルワードＫｌ’換されるぺ自ワード群の
内ｏ第何番目のワードであるかを示す９−ドナンバーが
ワードナンバーパヌ４を経て送られて来る＝ 従って、Ｖットセレクトレジスｆｉ９からビットセレク
トグートロに送られるｒ−ト信号により七、ｒ−トｅの
入力に送られて来ているワードの第３誉目のＶシトがｒ
−トロから出力される。又、□この時刻にワードセレク
トレジメタ′１０の９−ドセレクト情報とワードナンバ
ーイヌ４上のワードナンΔ−との二致を示す比較回路１
１からの信号が発生され、Ｆ−Ｏ信号状又こＯ時刻にナ
ンドｒ−ト１６から出力される信号番受けるアンドｒ−
１１３・を通過され、そしてレジメタ１４のクーツタ入
力へ供給されてビット七しクトｒ−＞ｅから出力され、
レジｊり１４０デー−入力へ供給される上述のビット信
号をレジメタ１４に七ッ卜する。このセットによ）、と
Ｏ変換４ジー−ルから一第１番目のデータワードの第３
番目のビットが出力され、変換１れた／４うＶルデー声
を置くレジメタ２の第１ビット位に供給されそζにセッ
トされる。

上述Ｏような動作が１１１１１月のデータワードの４ｒ
シトについて同時に生ぜしめられる。第１図（）　Ｖ　
５ＩＰＪメ！に−にシトされるビット配列例では、第１
９＠０データワードＯ第４１１目Ｏｋ’ｙ）ｉｊ第第２
閤ＩＯ変換４ジーｋから出力され、その第１ＩＩＯピツ
）拡縮ｇｉｌＩＯ変換峰ジーールから出力され、そＯ第
２脅＠６ｖットは第１０誉目の変換４　ｙ＆−ルから出
力され、その第ｓ１１目のビットは第１３曹ＢＯ羨換４
ジ島−ルから出力され、＊ｎｏ各ビデビット述した変換
毫ジーールよ〕も降番ｌＩＯ予め決めもれｈ羨換％ジ為
−ルの各々から同様に出力されてこＯ第１番１０データ
９−ドについての拡張変換動作が終了される。

このような動作は第２番目以降のデータワード毎にそれ
ぞれのデータワードの並列ビットに同時に生ぜしめられ
る。

このような変換動作に供されなかった変換モジ為−ル例
えば第３番目、第６番目、第９番目等における出力はリ
セットされた状態若しくは先行する動作でセットされた
ビット状態の出゛力即ち〆”建−Ｃシトをレジメタ２の
対応するビット位置にセットする。

このように各データワーげはその各ビットの逐次的な処
理でなく、ワードＯ並列ビットを同時的に僅かな時間遅
れを伴うのみで変換され九ノ臂うレルデータに変換され
る。従って、シリアルなデータワードのＡ２レルデータ
への変換は高速度で行うことが出来る。

上述の如くしてレジメタ２に生成された／母ツレルデー
ｌ紘例えば、グリント基板、大］！ＩＩＩ集積回路（Ｌ
ＩＩＩ　）　０デヌトデータとして用いられ°る。

を良、上述のよう表ノ脅うレルデータ例えば被試験体（
プリント基板、Ｌ邸Ｘ勢）からの出力データを圧縮した
形式のデータワードへの変換は次のようＫして行われる
。

Δツレルデータ０４）’ットと１対１の対応関係で設け
られて％／％ゐ蛮換噌ジーールの入力端子（０１ｍ）（
ｔ）４ｋｋＫ対応すｈ　ｋ’　ｙ　）　＃入力ｔ’ｔＬ
Ｊ＋。

こＯ入力され九ビットは予めビット竜しツートレジＪＩ
−タ・及びワードセレタトレジメ７１０に＊ｙ卜されえ
ビットセレクト情報及びワードセレクト情報ＫＩ！りて
、所定クーＰＣ所定ビットに組込管れてデータバスＳを
経て送）出される。こＯ変換動作は上述した拡張変換の
逆変換つ噴〕圧縮変換動作であＡ＃％これを簡潔に説明
すると次Ｏ通）であ為。

ピｔ）−レ！トレジＪメ９にビットセレクト情報が、又
ワードセレタトレジヌタＩＯＫクード竜しタト情報が予
め竜ツ卜される。ζＯワクーセレクト情報とり−ｒナン
バー／４ヌ４を経て送られて来るワードナン／４−とが
一致すると比較回路１１かも出力信号が発生する。そし
て、ζＯ出力信号は圧縮変換（リード）！−１’におい
て能動化されるアン）’ｒ−）１８の入力に供給されて
該ｒ−）カｂ　ＲＩＴｌｌ１号をビットセレタ）ｒ−）
７へ、ビットセレクトレジメタ９０ビツトセレタト情報
と一緒に供給されて入力端子（Ｄ＊＊）からのピッＦ信
号をビットセレクト情報によって指定される、そのワー
ドの♂ット位置即５５ｓ−タＡメの対応するビット線上
に送出する。上記クーｔｏ他Ｏビットについても上述し
九ような動作が同時並行的に遂行され為、従って、この
圧縮変換においても拡張変換と同等の変換高速性が得ら
れる。

上述のような変換は圧縮されるビット群即ちノ脅ツレル
データ毎に逐次的に行われる。

ζＯように、本発明のデータ変換回路社シリア慶なデー
タワードから拡張されたΔツレルデータへの変換も又こ
の変換に用いられ大賓換要素Ｏ主要部を用いてその逆変
換も行いうゐ。

また、上述Ｏｃットセレタトレジメタ９ｏビｔＦセレク
ト情報を予め適宜変更することにＸ〕、ピッ）０入れ換
えも自由に遂行しうる。

尚、リードｒ−）８ａアンドゲート１７の出力信号によ
ｊｌ”−）されるものであ）、ビットセレクトレジスタ
・及びワードセレクトレｙスタ１０の内容をデータバス
３を経て電子計算機勢へ送シ戻してその確ＩＩ勢に供さ
れる。

上記爽施例瞥路において社、双方向変換上行なえる鳩合
につｉで説明し九が、いづれか一方の変換圏路に、構成
してもよい。

以上の説−から明らかなように、本発明によれば次のよ
うな効果が得られる。

■シリアルピットの操作でなくノ４ツレルピットを同時
ＫＪｌａ通するので、変換速度が大幅に向上する。

■このような高速変換性双方向に遂行しうる。

■その変換においてビットの入れ換えも自由に行なえる
。

■上記双方向変換に構成費ｌＡの共用化が図れている等
でああ。

【図面の簡単な説明】

第１図は本実？！回路とこれＫよるデータビｙ｝の配列
状部を示す図、第２図は本発明回路への各パメとＡツレ
ルデータの出力端子及び入力端子との各変換４ゾ龜一ル
ヘの接続を示す図、館３図抹変換モジ＾−ルの詳細な目
略図である。 図中、１はデータ変換回路、１１　＊　ｉ．　ｍ＊＋＋
１　ｎは変換峰ジ島−ル、３はデータ／童メ、４はワー
ドナンＩ考一パヌ、６．７はビットセレクトｒ−｝、１
１はビットセレクトレジスタ、ｌＯはワードセレクトレ
ジスタ、１１は比較回路、、１３．１Ｂ，１６。 １ｓはアンードｒ一ト、ｌ４はレジスタである。 特許出願人　富士通株式金社

Claims (1)

【特許請求の範囲】
1. （１）　　ビットセレクトレジメタ、ワーＰ−にレクト
   レｙヌタ、ビット竜しタ）ｒ−）及び比較回路を有する
   変換峰ジ鳳−ルを値数個設け、皺変換毫ジ島−ル毎に予
   め決められ九ピットセレクト情報及びワードセレクト情
   報をそれぞれ上記ピットセレクトレジメタ及びワードセ
   レクトレジスタにセッシし、外部から上記Ｖットセレク
   トｒ−）に送られて＊九ワードの内の所、定のＣットを
   上記ビット竜し！ト情報に応答する上記♂ットセレクト
   グートで選択し、上記比較副路に外部から送られて来九
   ワーｙｔンパーと上記ワードセレクト情報との−歇に応
   答して上記選択されたピットを出力させるように構成し
   たことを特徴とするデータ変換回路。 体）　上記Ｃットセレ！卜情報、ワードセレクト情報ｌ
   びワードを同−データバスを経て送られて来るようにし
   た仁と′を特徴とする特許請求の範囲第１項記載のデー
   タ変換回路。