JPH02113359A

JPH02113359A - Ｃｐｕシステムのバス回路

Info

Publication number: JPH02113359A
Application number: JP26655188A
Authority: JP
Inventors: Kazunori Ueda; 和典植田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-10-22
Filing date: 1988-10-22
Publication date: 1990-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は１６ビットＣＰＵシステムに関し、特にマルチ
プロセッサシステムの接続が可能なバス回路に関する。

〔従来の技術］従来、１６ビツ）ＣＰＵに周辺デバイスやマルチプロセ
ッサシステムを接続する場合には、ＣＰＵと周辺デバイ
スやマルチプロセッサシステムとのインターフェイスの
ためのバス回路を多数の汎用集積回路を用いて構成して
いる０例えば、第２図の例では、ＣＰＵ１００に多数の
汎用入出力バッファ１０１．マルチバスインターフェイ
ス制御回路１０２、チップデコード回路１０３を、アド
レス及びデータバス１０４．入出力制御信号バス１０５
を用いて接続している。そして、これらのバスを介して
シリアルコントロールユニット、パラレルインターフェ
イスユニット等の周辺デバイス１０６やＲＯＭ、ＲＡＭ
等のメモリ（図示せず）、及びマルチパス１０７に接続
している。１０８はチップ選択信号である。ここで、マ
ルチパスシステムとは、複数個のＣＰＵシステムを互い
に接続して１つのシステムを構成するマルチプロセッサ
システムを実現するためのもので、例えばＩ　Ｅ　Ｅ　
Ｅ−７９６がある。

〔発明が解決しようとする課題〕

上述した従来のバス回路では、多数の汎用集積回路やバ
スを必要とするため、基板パターンが複雑で多層化が要
求されている。また、アドレスやデータの入出力制御や
周辺デバイスのチップデコード回路等の周辺回路により
、装置の大型化をまねき、かつこれに伴う電力消費やコ
ストの増大をまねくという問題がある。

本発明は装置の小型化、低価格化を可能にしたＣＰＵシ
ステムのバス回路を提供することを目的とする。

〔課題を解決するための手段〕

本発明のＣＰＵシステムのバス回路は、８ビットバス回
路、マルチバスインターフェイス制御回路、チップデコ
ード回路、及び前記マルチバスインターフェイス制御回
路とチップデコード回路の出力を切り替える選択回路を
備える集積回路を２つ並列接続して一の集積回路を上位
側、他の集積回路を下位側とし、かつ一方の集積回路は
マルチバスインターフェイス制御信号を出力し、他方の
集積回路はチップデコード信号を出力し得るように前記
各選択回路を設定した構成としている。

〔作用〕

上述した構成では、８ビットの同一の集積回路を２つ用
いて１６ビットＣＰＵのバス回路を構成し、マルチパス
システムとの接続を実現する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

図において、１１．１２は夫々集積回路であり、これら
の集積回路は、８ビット構成の制御部を含むバス回路１
．マルチパスのインターフェイスを制御するマルチバス
インターフェイス制御回路２゜複数の周辺デバイスを選
択するチップデコード回路３．及び前記マルチバスイン
ターフェイス制御回路２とチップデコード回路３を選択
する選択回路４とで構成されている。

そして、これらの集積回路１１．１２を夫々Ｈ側（上位
側）、Ｌ側（下位側）として構成して図外のＣＰＵに並
列接続し、各集積回路のバス回路１にはアドレス、デー
タの各信号２１と、入出力制御信号２２を入力させてい
る。また、Ｈ側の集積回路１１のマルチバスインターフ
ェイス制御回路２とチップデコード回路３にはマルチバ
スインターフェイス制御信号２３を入力させている。ま
た、Ｌ側の集積回路１２のマルチバスインターフェイス
制御回路２とチップデコード回路３にはチップデコード
信号２４を入力させている。

更に、各集積回路１１．１２の選択回路４には夫々Ｈ選
択信号２５．Ｌ選択信号２６を入力可能としている。

そして、夫々のバス回路１からはアドレス信号２７ａ、
２７ｂを周辺デバイス、マルチパスに出力可能とし、同
様にデータ信号２８ａ、２８ｂを周辺デバイス、マルチ
パスに出力可能としている。

更に、Ｈ側の選択回路４からはマルチバスインターフェ
イス制御信号２９を出力し、Ｌ側の選択回路４からはチ
ップデコード信号３０を出力するように構成している。

この構成によれば、Ｈ偏集積回路１１でマルチバスイン
ターフェイス制御を行い、Ｌ偏集積回路１２でチップデ
コードが行われる。また、アドレスバス、データバスの
うち、Ｈ偏集積回路１１では上位８ビットを、Ｌ偏集積
回路１２では下位８ビットを夫々取込む、更に外部から
の入出力信号により内部のゲートの制御が行われ、終段
でラッチされた後、アドレス信号２７ａ、２７ｂ、デー
タ信号２８ａ、２８ｂが周辺のデバイス或いはマルチパ
スに送られる。逆に、デバイス或いはマルチパスを通っ
てきた他基板からの信号は、上位。

下位の各８ビットがＨ側、Ｌ側の各集積回路１１゜１２
に取込まれ、内部のゲートにより制御され、ＣＰＵに送
られる。

Ｈ偏集積回路１１では、他基板のＭＰＵとのインターフ
ェイスのため、マルチバスインターフェイス制御回路２
が動作する。このために必要とされる信号は集積回路の
内部で取り込んでいるため、一部はＬ偏集積回路１２か
ら信号を取り込む以外は余計な端子を使用することなく
動作することができる。

Ｌ偏集積回路１２では、周辺デバイスの選択信号を発生
させるチップデコード回路３が動作する。

必要な信号の多くはＨ偏集積回路１１から取り込む必要
があるが、Ｌ偏集積回路１２では動作しないマルチバス
インターフェイス制御回路２の入力端子からＨ側の信号
を取り込むため、新たな端子の追加がなく、集積回路端
子数が少なくて済む。

出力もマルチバスインターフェイス制御回路及びバス回
路の一部を兼用しており、終段で選択信号による切り替
えによりチップデコード回路の出力を得ることができる
。

〔発明の効果〕

以上説明したように本発明は、同一の集積回路を２つ用
いて１６ビットＣＰＵバス回路を構成することにより、
マルチプロセッサシステムとの接続が可能となる。また
、Ｈ側、Ｌ側に用いる２つの集積回路は同一であるため
開発期間は短くてすみ、かつ集積回路の端子数が少なく
てよいため装置の小型化、低価格化を達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
の構成のブロック図である。１・・・バス回路、２・・・マルチバスインターフェイ
ス制御回路、３・・・チップデコード回路、４・・・選
択回路、１１・・・Ｈ側集積回路、１２・・・Ｌ側集積
回路、２１・・・アドレス、データ信号、２２・・・入
出力制御信号、２３・・・マルチバスインターフェイス
、２４・・・チップデコード信号、２５・・・Ｈ選択信
号、２６・・・Ｌ選択信号、２７ａ、２７ｂ・・・アド
レス信号、２８ａ、２８ｂ・・・データ信号、２９・・
・マルヂバスインターフェイス制御信号、３０・・・チ
ップデコード信号、１００・・・ＣＰ　Ｕ、　　１０１
・・・人出力バッファ、１０２・・・マルチバスインタ
ーフェイス制御回路、１０３・・・チップデコード回路
、１０４・・・アドレス、データバス、１０５・・・入
出力制御信号バス、１０６・・・周辺デバイス、１０７
・・・マルチパス、１０８・・・チップ選択信号。

Claims

【特許請求の範囲】

１、マルチプロセッサと接続するための１６ビットＣＰ
Ｕシステムにおいて、８ビットバス回路、マルチバスの
インターフェイスを制御するマルチバスインターフェイ
ス制御回路、各周辺デバイスを選択するチップデコード
回路、及び前記マルチバスインターフェイス制御回路と
チップデコード回路の出力を切り替える選択回路を備え
る集積回路を２つ並列接続して一の集積回路を上位側、
他の集積回路を下位側とし、かつ一方の集積回路はマル
チバスインターフェイス制御信号を出力し、他方の集積
回路はチップデコード信号を出力し得るように各選択回
路を設定したことを特徴とするＣＰＵシステムのバス回
路。