JPS5829662B2 - Phase detector in PLL - Google Patents
Phase detector in PLLInfo
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- JPS5829662B2 JPS5829662B2 JP51145363A JP14536376A JPS5829662B2 JP S5829662 B2 JPS5829662 B2 JP S5829662B2 JP 51145363 A JP51145363 A JP 51145363A JP 14536376 A JP14536376 A JP 14536376A JP S5829662 B2 JPS5829662 B2 JP S5829662B2
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- charge pump
- frequency
- pll
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、ＰＬＬにおける位相検出器に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase detector in a PLL.
ＰＬＬ（フェーズロック・ループ）は、基本的には位相
検出器と、ローパスフィルタと、電圧制御発振回路ＶＣ
Ｏとから構成され、基準信号とＶＣＯの出力信号の位相
差に応じた誤差電圧が位相検出器およびローパスフィル
タを介してＶＣＯに供給され、ＶＣＯはかかる誤差電圧
により発振周波数が基準信号周波数と同一になるように
動作制御される。A PLL (phase-locked loop) basically consists of a phase detector, a low-pass filter, and a voltage-controlled oscillator circuit VC.
An error voltage corresponding to the phase difference between the reference signal and the output signal of the VCO is supplied to the VCO via a phase detector and a low-pass filter, and the VCO uses this error voltage to cause the oscillation frequency to be the same as the reference signal frequency. The operation is controlled so that
ＰＬＬを用いた周波数シンセサイザにあっては、ＶＣＯ
の発振周波数をミクサによってヘトロダイン・ダウンし
、あるいは直接、プログラマブルデイバイダに供給して
分周した後、位相検出器に供給して基準信号と比較する
ようにしている。In a frequency synthesizer using PLL, the VCO
The oscillation frequency is heterodyned down by a mixer or directly supplied to a programmable divider for frequency division, and then supplied to a phase detector for comparison with a reference signal.
電源の投入時においては、システム全体の動作が安定状
態になく、位相検出器の出力がＶＣＯの発振周波数を高
める状態になることがある。When the power is turned on, the operation of the entire system may not be in a stable state, and the output of the phase detector may be in a state where the oscillation frequency of the VCO is increased.
このような場合、ＶＣＯの発振周波数が上昇してキャプ
チャレンジ（ｃａｐｔｕｒｅ ｒａｎｇｅ ）を越える
か、プログラマブルデイバイダを構成するカウンタの最
高動作周波数以上になると、ＰＬＬがロックできない状
態になる。In such a case, if the oscillation frequency of the VCO increases and exceeds the capture range, or exceeds the maximum operating frequency of the counter constituting the programmable divider, the PLL becomes unable to lock.
本発明は、上記キャプチャレンジ以上、あるいはカウン
タの最高動作周波数以上にＶＣＯの発振周波数が上るの
を防止するように、出力を制御し、常にＰＬＬをロック
状態に引込めるようにしたＰＬＬにおける位相検出器を
提供するもので、以下、図示した実施例に基づいてその
詳細を説明する。The present invention provides phase detection in a PLL that controls the output so as to prevent the oscillation frequency of the VCO from rising above the capture range or above the maximum operating frequency of the counter, and always pulls the PLL into a locked state. The details will be explained below based on the illustrated embodiment.
第１図は、本発明に従うＰＬＬにおける位相検出器の一
実施例を示す回路図で、符号１〜９゜１１．１２はＮＡ
ＮＤ回路、１０はインバータ、１３はＰチャンネルのＭ
ＯＳトランジスタ（２ＭＯ８）、１４はＮチャンネルの
ＭＯＳ ｌ−ランジスタ（Ｎ−ＭＯＳ）、１５はＰチャ
ンネルのＭＯＳトランジスタ（Ｐ−ＭＯＳ）、１６はＮ
チャンネルのＭＯＳトランジスタ（Ｎ−ＭＯＳ）、１７
゜１８はトランスミッションゲート、１９，２０゜２１
はインバータであり、各々図示のように配線されている
。FIG. 1 is a circuit diagram showing an embodiment of a phase detector in a PLL according to the present invention, and symbols 1 to 9°11.12 are NA
ND circuit, 10 is inverter, 13 is P channel M
OS transistor (2MO8), 14 is N-channel MOS l-transistor (N-MOS), 15 is P-channel MOS transistor (P-MOS), 16 is N
Channel MOS transistor (N-MOS), 17
゜18 is the transmission gate, 19, 20゜21
are inverters, and each is wired as shown.
ＶＣＯ（図示せず）から出力される信号、あるいはそれ
をプログラマブルディバイダ（図示せず）で分周した信
号は、端子Ｓを介してＮＡＮＤ回路１の一方の入力端子
に入力され、基準信号発振器（図示せず）から出力され
る基準信号、あるいはそれを固定デイバイダで分周した
信号は、端子Ｒを介してＮＡＮＤ回路６の一方の入力端
子に入力される。A signal output from a VCO (not shown) or a signal obtained by frequency-dividing it by a programmable divider (not shown) is input to one input terminal of the NAND circuit 1 via a terminal S, and is input to a reference signal oscillator ( A reference signal outputted from a circuit (not shown) or a signal obtained by frequency-dividing the reference signal using a fixed divider is inputted to one input terminal of the NAND circuit 6 via a terminal R.
ＮＡＮＤ回路８の出力側の端子りと、ＮＡＮＤ回路９の
出力側の端子Ｕには、（なお、ここまでの構成を位相比
較器と呼ぶ）端子Ｒ，Ｓに入力される信号の位相差に応
じて第２図のタイミングチャートで示すような出力が現
われる。The output side terminal of the NAND circuit 8 and the output side terminal U of the NAND circuit 9 are connected to each other based on the phase difference between the signals input to the terminals R and S (the configuration up to this point is called a phase comparator). In response, an output as shown in the timing chart of FIG. 2 appears.
すなわち、■ＣＯ出力信号の位相に比較して基準信号の
位相が遅れている場合には、それ等の位相差に応じたパ
ルス幅の負論理パルスが端子りに現われ、■ＣＯ出力信
号の位相に比較して基準信号の位相が進んでいる場合に
は、その位相差に応じたパルス幅の負論理パルスが端子
Ｕに現われる。In other words, when the phase of the reference signal is delayed compared to the phase of the CO output signal, a negative logic pulse with a pulse width corresponding to the phase difference appears at the terminal, and the phase of the CO output signal is delayed. When the phase of the reference signal is advanced compared to the phase difference, a negative logic pulse with a pulse width corresponding to the phase difference appears at the terminal U.
ＮＡＮＤ回路８，９の出力に応じてＮＡＮＤ回路１１，
１２の出力側には、１１Ａ、１２Ａで示す波形の出力が
現われ、また、チャージポンプを構成するＰ−ＭＯＳ１
３とＮ−ＭＯＳ１４の共通接続されたドレイン、すなわ
ち、ゲート回路Ｇの出力端子Ｄｏには、第２図に示す波
形の出力が現われる。NAND circuits 11 and 11 according to the outputs of NAND circuits 8 and 9
On the output side of 12, outputs with waveforms 11A and 12A appear, and P-MOS 1 forming the charge pump
At the commonly connected drains of the gate circuit G and the N-MOS 14, that is, at the output terminal Do of the gate circuit G, an output having a waveform shown in FIG. 2 appears.
出力端子ＤＯに現われる出力は、１ＭＯ８１５とＮ−Ｍ
ＯＳ１６とで構成されたインバータＩｎで反転され、ト
ランスミッションゲート１７，１８とインバータ１９
、２０ 、２１で構成されたラッチ回路ＬＵに入力され
る。The outputs appearing at the output terminal DO are 1MO815 and N-M
The transmission gates 17, 18 and the inverter 19 are
, 20, and 21 are input to the latch circuit LU.
インバータ（検出回路） Ｉｎ、ラッチ回路ＬＵの出力
側には、通常動作時においては、それぞれ第２図に示す
波形の信号が現われる。During normal operation, signals having the waveforms shown in FIG. 2 appear on the output sides of the inverter (detection circuit) In and latch circuit LU, respectively.
なお、ラッチ回路ＬＵのトランスミッションゲー１−１
７ 、１ Ｂの制御は、端子Ｒに供給される■ＣＯ出力
信号で行われ、その出力はＮＡＮＤ回路１１．１２の７
方の入力端子にそれぞれ入力される。In addition, the transmission game 1-1 of the latch circuit LU
Control of 7 and 1B is performed by the CO output signal supplied to terminal R, and its output is output from 7 of NAND circuit 11.12.
are input to both input terminals.
基準信号Ｒに比較してＶＣＯ出力信号の位相が遅れてい
る場合には、出力端子ＤＯには高レベルＨの信号が現わ
れ、■ＣＯ出力信号の位相が基準信号Ｒの位相より進ん
でいる場合には、位相差に応じた幅で低レベルＬの信号
が現われる。When the phase of the VCO output signal is delayed compared to the reference signal R, a high level H signal appears at the output terminal DO, and ■When the phase of the CO output signal is ahead of the phase of the reference signal R. , a low level L signal appears with a width corresponding to the phase difference.
かかる出力端子ＤＯに現われる位相検出回路の出力に応
答してＶＣＯ（図示せず）は、出力端子ＤＯの出力が低
レベルＬの場合には、発振周波数が低下するように動作
制御され、出力端子ＤＯの出力が高レベルＨの場合には
、発振周波数が上昇するように動作制御される。In response to the output of the phase detection circuit appearing at the output terminal DO, the VCO (not shown) is controlled in operation so that the oscillation frequency is lowered when the output of the output terminal DO is at a low level L, and the output terminal When the output of DO is at a high level H, the operation is controlled so that the oscillation frequency increases.
電源を投入した瞬間の動作を見ると、インバータＩｎの
出力がゝゝＬ“で、ラッチ回路ＬＵの出力もゝＬ“にな
る。Looking at the operation at the moment the power is turned on, the output of the inverter In is "L" and the output of the latch circuit LU is also "L".
従って、ＮＡＮＤ回路１１，１２の出力はＮＡＮＤ回路
８，９の出力に関係なく ％Ｈ／／になる。Therefore, the outputs of the NAND circuits 11 and 12 become %H// regardless of the outputs of the NAND circuits 8 and 9.
この条件下においては、Ｐ−ＭＯＳ １３がＯＦＦ、Ｎ
−ＭＯＳ１４がＯＮになって、出力端子ＤＯのレベルは
低レベルＬになる。Under this condition, P-MOS 13 is OFF and N
-MOS14 is turned on, and the level of the output terminal DO becomes low level L.
この結果、電源投入時においては、ＶＣＯ（図示せず）
は、発振周波数が低下するように動作制御される。As a result, when the power is turned on, the VCO (not shown)
is controlled so that the oscillation frequency is lowered.
ＶＣＯ出力信号周波数が電源投入時に必ず低下すること
により、プログラマブルデイバイダ（図示せず）を構成
するカウンタへの入力信号は、その動作上限周波数以下
になり、必ず動作する。Since the VCO output signal frequency always decreases when the power is turned on, the input signal to the counter constituting the programmable divider (not shown) becomes below its operating upper limit frequency and always operates.
このため、電源投入と同時にＶＣＯの発振周波数がプロ
グラマブルデイバイダの動作上限周波数以上になって、
ＰＬＬシステムがロック状態に引込まれないといった虞
れが防止される。Therefore, as soon as the power is turned on, the oscillation frequency of the VCO exceeds the operating upper limit frequency of the programmable divider.
The risk of the PLL system not being pulled into a locked state is prevented.
以上、図示した実施例に基づいて、本発明に従うＰＬＬ
における位相検出器の詳細を説明して来たが、本発明は
図示の実施例に限定されることなく、種々の変更、ある
いは改良がなされ得るものである。As described above, based on the illustrated embodiment, the PLL according to the present invention
Although the details of the phase detector have been explained in detail, the present invention is not limited to the illustrated embodiment, and various changes and improvements can be made.
上述したように、本発明に従うＰＬＬにおける位相検出
器は、電源投入時にＶＣＯの発振周波数を低下させる出
力にする回路を備えているため、ＶＣＯの発振周波数が
バリアブルデイバイダの可能動作周波数以上になるのを
抑制し、ＰＬＬが不動作状態になるのを防止することが
可能で、充分に所期の目的を達成し得、実施上多大な効
果を奏する。As described above, the phase detector in the PLL according to the present invention is equipped with a circuit that lowers the oscillation frequency of the VCO when the power is turned on, so that the oscillation frequency of the VCO becomes higher than the possible operating frequency of the variable divider. It is possible to prevent the PLL from going into an inoperable state, and the desired purpose can be fully achieved, resulting in great practical effects.
第１図は、本発明に従うＰＬＬにおける位相検出器の一
実施例を示す回路図、第２図は、第１図に示された回路
の通常状態時の動作を説明するためのタイムチャートで
ある。
Ｇ・・・・・・ゲート回路、ＤＯ・・・・・・出力端子
、Ｉｎ・・・・・・インバータ、ＬＵ・・・・・・ラッ
チ回路、１〜９゜１１．１２・・・・・・ＮＡＮＤ回路
、１０，１９，２０゜２１・・・・・・インバータ、１
３，１５・・・・・・ＰチャンネルのＭＯＳ Ｉ−ラン
ジスタ（Ｐ−ＭＯＳ ）、 １４゜１６・・・・・・Ｎ
チャンネルのＭＯＳ ｌ−ランジスタ（ＮＭＯ８）、１
７．１８・・・・・・トランスミツンヨンゲ゛−ト。FIG. 1 is a circuit diagram showing an embodiment of a phase detector in a PLL according to the present invention, and FIG. 2 is a time chart for explaining the operation of the circuit shown in FIG. 1 in a normal state. . G...Gate circuit, DO...Output terminal, In...Inverter, LU...Latch circuit, 1~9゜11.12...・・NAND circuit, 10, 19, 20゜21・・・・Inverter, 1
3,15...P channel MOS I-transistor (P-MOS), 14゜16...N
Channel MOS l-transistor (NMO8), 1
7.18...Transmission young gate.
Claims (1)
プにローパスフィルタを介して接続された電圧制御発振
回路が電源投入時に前記チャージポンプの出力状態によ
り動作周波数をこえて動作した場合、まず検出回路が前
記チャージポンプの出力状態を読みこむと共に前記チャ
ージポンプを制御する制御信号を出力して前記チャージ
ポンプの出力状態を変えることにより、前記電圧制御発
振器を定常な発振動作に引き込み、その後前記電圧制御
発振器の出、力と基準信号とを比較する位相比較器の出
力により前記チャージポンプの出力を制御して電圧制御
発振回路の発振周波数を調整することを特徴とするＰＬ
Ｌにおける位相検出器。1. If a voltage controlled oscillation circuit connected to a charge pump composed of a CMOS transistor via a low-pass filter operates at a frequency exceeding the operating frequency due to the output state of the charge pump when the power is turned on, the detection circuit first detects the charge pump's operating frequency. By reading the output state and outputting a control signal for controlling the charge pump to change the output state of the charge pump, the voltage controlled oscillator is pulled into a steady oscillation operation, and then the output and power of the voltage controlled oscillator are changed. A PL characterized in that the output of the charge pump is controlled by the output of a phase comparator that compares the output signal and a reference signal to adjust the oscillation frequency of the voltage controlled oscillation circuit.
Phase detector at L.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51145363A JPS5829662B2 (en) | 1976-12-02 | 1976-12-02 | Phase detector in PLL |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51145363A JPS5829662B2 (en) | 1976-12-02 | 1976-12-02 | Phase detector in PLL |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5368965A JPS5368965A (en) | 1978-06-19 |
| JPS5829662B2 true JPS5829662B2 (en) | 1983-06-24 |
Family
ID=15383464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51145363A Expired JPS5829662B2 (en) | 1976-12-02 | 1976-12-02 | Phase detector in PLL |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829662B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144929U (en) * | 1982-03-24 | 1983-09-29 | パイオニア株式会社 | PLL synthesizer tuner |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834407A (en) * | 1971-09-07 | 1973-05-18 | ||
| JPS5148939B2 (en) * | 1973-02-23 | 1976-12-23 |
-
1976
- 1976-12-02 JP JP51145363A patent/JPS5829662B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5368965A (en) | 1978-06-19 |
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