JPS5829662B2 - Ｐｌｌにおける位相検出器 - Google Patents
Ｐｌｌにおける位相検出器Info
- Publication number
- JPS5829662B2 JPS5829662B2 JP51145363A JP14536376A JPS5829662B2 JP S5829662 B2 JPS5829662 B2 JP S5829662B2 JP 51145363 A JP51145363 A JP 51145363A JP 14536376 A JP14536376 A JP 14536376A JP S5829662 B2 JPS5829662 B2 JP S5829662B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- charge pump
- frequency
- pll
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、ＰＬＬにおける位相検出器に関するものであ
る。
る。
ＰＬＬ（フェーズロック・ループ）は、基本的には位相
検出器と、ローパスフィルタと、電圧制御発振回路ＶＣ
Ｏとから構成され、基準信号とＶＣＯの出力信号の位相
差に応じた誤差電圧が位相検出器およびローパスフィル
タを介してＶＣＯに供給され、ＶＣＯはかかる誤差電圧
により発振周波数が基準信号周波数と同一になるように
動作制御される。
検出器と、ローパスフィルタと、電圧制御発振回路ＶＣ
Ｏとから構成され、基準信号とＶＣＯの出力信号の位相
差に応じた誤差電圧が位相検出器およびローパスフィル
タを介してＶＣＯに供給され、ＶＣＯはかかる誤差電圧
により発振周波数が基準信号周波数と同一になるように
動作制御される。
ＰＬＬを用いた周波数シンセサイザにあっては、ＶＣＯ
の発振周波数をミクサによってヘトロダイン・ダウンし
、あるいは直接、プログラマブルデイバイダに供給して
分周した後、位相検出器に供給して基準信号と比較する
ようにしている。
の発振周波数をミクサによってヘトロダイン・ダウンし
、あるいは直接、プログラマブルデイバイダに供給して
分周した後、位相検出器に供給して基準信号と比較する
ようにしている。
電源の投入時においては、システム全体の動作が安定状
態になく、位相検出器の出力がＶＣＯの発振周波数を高
める状態になることがある。
態になく、位相検出器の出力がＶＣＯの発振周波数を高
める状態になることがある。
このような場合、ＶＣＯの発振周波数が上昇してキャプ
チャレンジ（ｃａｐｔｕｒｅ ｒａｎｇｅ ）を越える
か、プログラマブルデイバイダを構成するカウンタの最
高動作周波数以上になると、ＰＬＬがロックできない状
態になる。
チャレンジ（ｃａｐｔｕｒｅ ｒａｎｇｅ ）を越える
か、プログラマブルデイバイダを構成するカウンタの最
高動作周波数以上になると、ＰＬＬがロックできない状
態になる。
本発明は、上記キャプチャレンジ以上、あるいはカウン
タの最高動作周波数以上にＶＣＯの発振周波数が上るの
を防止するように、出力を制御し、常にＰＬＬをロック
状態に引込めるようにしたＰＬＬにおける位相検出器を
提供するもので、以下、図示した実施例に基づいてその
詳細を説明する。
タの最高動作周波数以上にＶＣＯの発振周波数が上るの
を防止するように、出力を制御し、常にＰＬＬをロック
状態に引込めるようにしたＰＬＬにおける位相検出器を
提供するもので、以下、図示した実施例に基づいてその
詳細を説明する。
第１図は、本発明に従うＰＬＬにおける位相検出器の一
実施例を示す回路図で、符号１〜９゜１１．１２はＮＡ
ＮＤ回路、１０はインバータ、１３はＰチャンネルのＭ
ＯＳトランジスタ（２ＭＯ８）、１４はＮチャンネルの
ＭＯＳ ｌ−ランジスタ（Ｎ−ＭＯＳ）、１５はＰチャ
ンネルのＭＯＳトランジスタ（Ｐ−ＭＯＳ）、１６はＮ
チャンネルのＭＯＳトランジスタ（Ｎ−ＭＯＳ）、１７
゜１８はトランスミッションゲート、１９，２０゜２１
はインバータであり、各々図示のように配線されている
。
実施例を示す回路図で、符号１〜９゜１１．１２はＮＡ
ＮＤ回路、１０はインバータ、１３はＰチャンネルのＭ
ＯＳトランジスタ（２ＭＯ８）、１４はＮチャンネルの
ＭＯＳ ｌ−ランジスタ（Ｎ−ＭＯＳ）、１５はＰチャ
ンネルのＭＯＳトランジスタ（Ｐ−ＭＯＳ）、１６はＮ
チャンネルのＭＯＳトランジスタ（Ｎ−ＭＯＳ）、１７
゜１８はトランスミッションゲート、１９，２０゜２１
はインバータであり、各々図示のように配線されている
。
ＶＣＯ（図示せず）から出力される信号、あるいはそれ
をプログラマブルディバイダ（図示せず）で分周した信
号は、端子Ｓを介してＮＡＮＤ回路１の一方の入力端子
に入力され、基準信号発振器（図示せず）から出力され
る基準信号、あるいはそれを固定デイバイダで分周した
信号は、端子Ｒを介してＮＡＮＤ回路６の一方の入力端
子に入力される。
をプログラマブルディバイダ（図示せず）で分周した信
号は、端子Ｓを介してＮＡＮＤ回路１の一方の入力端子
に入力され、基準信号発振器（図示せず）から出力され
る基準信号、あるいはそれを固定デイバイダで分周した
信号は、端子Ｒを介してＮＡＮＤ回路６の一方の入力端
子に入力される。
ＮＡＮＤ回路８の出力側の端子りと、ＮＡＮＤ回路９の
出力側の端子Ｕには、（なお、ここまでの構成を位相比
較器と呼ぶ）端子Ｒ，Ｓに入力される信号の位相差に応
じて第２図のタイミングチャートで示すような出力が現
われる。
出力側の端子Ｕには、（なお、ここまでの構成を位相比
較器と呼ぶ）端子Ｒ，Ｓに入力される信号の位相差に応
じて第２図のタイミングチャートで示すような出力が現
われる。
すなわち、■ＣＯ出力信号の位相に比較して基準信号の
位相が遅れている場合には、それ等の位相差に応じたパ
ルス幅の負論理パルスが端子りに現われ、■ＣＯ出力信
号の位相に比較して基準信号の位相が進んでいる場合に
は、その位相差に応じたパルス幅の負論理パルスが端子
Ｕに現われる。
位相が遅れている場合には、それ等の位相差に応じたパ
ルス幅の負論理パルスが端子りに現われ、■ＣＯ出力信
号の位相に比較して基準信号の位相が進んでいる場合に
は、その位相差に応じたパルス幅の負論理パルスが端子
Ｕに現われる。
ＮＡＮＤ回路８，９の出力に応じてＮＡＮＤ回路１１，
１２の出力側には、１１Ａ、１２Ａで示す波形の出力が
現われ、また、チャージポンプを構成するＰ−ＭＯＳ１
３とＮ−ＭＯＳ１４の共通接続されたドレイン、すなわ
ち、ゲート回路Ｇの出力端子Ｄｏには、第２図に示す波
形の出力が現われる。
１２の出力側には、１１Ａ、１２Ａで示す波形の出力が
現われ、また、チャージポンプを構成するＰ−ＭＯＳ１
３とＮ−ＭＯＳ１４の共通接続されたドレイン、すなわ
ち、ゲート回路Ｇの出力端子Ｄｏには、第２図に示す波
形の出力が現われる。
出力端子ＤＯに現われる出力は、１ＭＯ８１５とＮ−Ｍ
ＯＳ１６とで構成されたインバータＩｎで反転され、ト
ランスミッションゲート１７，１８とインバータ１９
、２０ 、２１で構成されたラッチ回路ＬＵに入力され
る。
ＯＳ１６とで構成されたインバータＩｎで反転され、ト
ランスミッションゲート１７，１８とインバータ１９
、２０ 、２１で構成されたラッチ回路ＬＵに入力され
る。
インバータ（検出回路） Ｉｎ、ラッチ回路ＬＵの出力
側には、通常動作時においては、それぞれ第２図に示す
波形の信号が現われる。
側には、通常動作時においては、それぞれ第２図に示す
波形の信号が現われる。
なお、ラッチ回路ＬＵのトランスミッションゲー１−１
７ 、１ Ｂの制御は、端子Ｒに供給される■ＣＯ出力
信号で行われ、その出力はＮＡＮＤ回路１１．１２の７
方の入力端子にそれぞれ入力される。
７ 、１ Ｂの制御は、端子Ｒに供給される■ＣＯ出力
信号で行われ、その出力はＮＡＮＤ回路１１．１２の７
方の入力端子にそれぞれ入力される。
基準信号Ｒに比較してＶＣＯ出力信号の位相が遅れてい
る場合には、出力端子ＤＯには高レベルＨの信号が現わ
れ、■ＣＯ出力信号の位相が基準信号Ｒの位相より進ん
でいる場合には、位相差に応じた幅で低レベルＬの信号
が現われる。
る場合には、出力端子ＤＯには高レベルＨの信号が現わ
れ、■ＣＯ出力信号の位相が基準信号Ｒの位相より進ん
でいる場合には、位相差に応じた幅で低レベルＬの信号
が現われる。
かかる出力端子ＤＯに現われる位相検出回路の出力に応
答してＶＣＯ（図示せず）は、出力端子ＤＯの出力が低
レベルＬの場合には、発振周波数が低下するように動作
制御され、出力端子ＤＯの出力が高レベルＨの場合には
、発振周波数が上昇するように動作制御される。
答してＶＣＯ（図示せず）は、出力端子ＤＯの出力が低
レベルＬの場合には、発振周波数が低下するように動作
制御され、出力端子ＤＯの出力が高レベルＨの場合には
、発振周波数が上昇するように動作制御される。
電源を投入した瞬間の動作を見ると、インバータＩｎの
出力がゝゝＬ“で、ラッチ回路ＬＵの出力もゝＬ“にな
る。
出力がゝゝＬ“で、ラッチ回路ＬＵの出力もゝＬ“にな
る。
従って、ＮＡＮＤ回路１１，１２の出力はＮＡＮＤ回路
８，９の出力に関係なく ％Ｈ／／になる。
８，９の出力に関係なく ％Ｈ／／になる。
この条件下においては、Ｐ−ＭＯＳ １３がＯＦＦ、Ｎ
−ＭＯＳ１４がＯＮになって、出力端子ＤＯのレベルは
低レベルＬになる。
−ＭＯＳ１４がＯＮになって、出力端子ＤＯのレベルは
低レベルＬになる。
この結果、電源投入時においては、ＶＣＯ（図示せず）
は、発振周波数が低下するように動作制御される。
は、発振周波数が低下するように動作制御される。
ＶＣＯ出力信号周波数が電源投入時に必ず低下すること
により、プログラマブルデイバイダ（図示せず）を構成
するカウンタへの入力信号は、その動作上限周波数以下
になり、必ず動作する。
により、プログラマブルデイバイダ（図示せず）を構成
するカウンタへの入力信号は、その動作上限周波数以下
になり、必ず動作する。
このため、電源投入と同時にＶＣＯの発振周波数がプロ
グラマブルデイバイダの動作上限周波数以上になって、
ＰＬＬシステムがロック状態に引込まれないといった虞
れが防止される。
グラマブルデイバイダの動作上限周波数以上になって、
ＰＬＬシステムがロック状態に引込まれないといった虞
れが防止される。
以上、図示した実施例に基づいて、本発明に従うＰＬＬ
における位相検出器の詳細を説明して来たが、本発明は
図示の実施例に限定されることなく、種々の変更、ある
いは改良がなされ得るものである。
における位相検出器の詳細を説明して来たが、本発明は
図示の実施例に限定されることなく、種々の変更、ある
いは改良がなされ得るものである。
上述したように、本発明に従うＰＬＬにおける位相検出
器は、電源投入時にＶＣＯの発振周波数を低下させる出
力にする回路を備えているため、ＶＣＯの発振周波数が
バリアブルデイバイダの可能動作周波数以上になるのを
抑制し、ＰＬＬが不動作状態になるのを防止することが
可能で、充分に所期の目的を達成し得、実施上多大な効
果を奏する。
器は、電源投入時にＶＣＯの発振周波数を低下させる出
力にする回路を備えているため、ＶＣＯの発振周波数が
バリアブルデイバイダの可能動作周波数以上になるのを
抑制し、ＰＬＬが不動作状態になるのを防止することが
可能で、充分に所期の目的を達成し得、実施上多大な効
果を奏する。
第１図は、本発明に従うＰＬＬにおける位相検出器の一
実施例を示す回路図、第２図は、第１図に示された回路
の通常状態時の動作を説明するためのタイムチャートで
ある。 Ｇ・・・・・・ゲート回路、ＤＯ・・・・・・出力端子
、Ｉｎ・・・・・・インバータ、ＬＵ・・・・・・ラッ
チ回路、１〜９゜１１．１２・・・・・・ＮＡＮＤ回路
、１０，１９，２０゜２１・・・・・・インバータ、１
３，１５・・・・・・ＰチャンネルのＭＯＳ Ｉ−ラン
ジスタ（Ｐ−ＭＯＳ ）、 １４゜１６・・・・・・Ｎ
チャンネルのＭＯＳ ｌ−ランジスタ（ＮＭＯ８）、１
７．１８・・・・・・トランスミツンヨンゲ゛−ト。
実施例を示す回路図、第２図は、第１図に示された回路
の通常状態時の動作を説明するためのタイムチャートで
ある。 Ｇ・・・・・・ゲート回路、ＤＯ・・・・・・出力端子
、Ｉｎ・・・・・・インバータ、ＬＵ・・・・・・ラッ
チ回路、１〜９゜１１．１２・・・・・・ＮＡＮＤ回路
、１０，１９，２０゜２１・・・・・・インバータ、１
３，１５・・・・・・ＰチャンネルのＭＯＳ Ｉ−ラン
ジスタ（Ｐ−ＭＯＳ ）、 １４゜１６・・・・・・Ｎ
チャンネルのＭＯＳ ｌ−ランジスタ（ＮＭＯ８）、１
７．１８・・・・・・トランスミツンヨンゲ゛−ト。
Claims (1)
- １ ＣＭＯＳトランジスタから構成されるチャージポン
プにローパスフィルタを介して接続された電圧制御発振
回路が電源投入時に前記チャージポンプの出力状態によ
り動作周波数をこえて動作した場合、まず検出回路が前
記チャージポンプの出力状態を読みこむと共に前記チャ
ージポンプを制御する制御信号を出力して前記チャージ
ポンプの出力状態を変えることにより、前記電圧制御発
振器を定常な発振動作に引き込み、その後前記電圧制御
発振器の出、力と基準信号とを比較する位相比較器の出
力により前記チャージポンプの出力を制御して電圧制御
発振回路の発振周波数を調整することを特徴とするＰＬ
Ｌにおける位相検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51145363A JPS5829662B2 (ja) | 1976-12-02 | 1976-12-02 | Ｐｌｌにおける位相検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51145363A JPS5829662B2 (ja) | 1976-12-02 | 1976-12-02 | Ｐｌｌにおける位相検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5368965A JPS5368965A (en) | 1978-06-19 |
| JPS5829662B2 true JPS5829662B2 (ja) | 1983-06-24 |
Family
ID=15383464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51145363A Expired JPS5829662B2 (ja) | 1976-12-02 | 1976-12-02 | Ｐｌｌにおける位相検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829662B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144929U (ja) * | 1982-03-24 | 1983-09-29 | パイオニア株式会社 | Ｐｌｌシンセサイザチユ−ナ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834407A (ja) * | 1971-09-07 | 1973-05-18 | ||
| JPS5148939B2 (ja) * | 1973-02-23 | 1976-12-23 |
-
1976
- 1976-12-02 JP JP51145363A patent/JPS5829662B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5368965A (en) | 1978-06-19 |
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