JPS5830237A - 帰還形位相制御回路の同期外れ検出方式 - Google Patents
帰還形位相制御回路の同期外れ検出方式Info
- Publication number
- JPS5830237A JPS5830237A JP56128352A JP12835281A JPS5830237A JP S5830237 A JPS5830237 A JP S5830237A JP 56128352 A JP56128352 A JP 56128352A JP 12835281 A JP12835281 A JP 12835281A JP S5830237 A JPS5830237 A JP S5830237A
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- JP
- Japan
- Prior art keywords
- circuit
- pulse
- output
- feedback
- reference pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本実明線基準パルスを入力し、これに位相同期したパル
スを出力する帰還型位相制御回路に係〉、同期外れを即
時かつ確実に検出し、かつ即時Ｋｌｌ＠を発すゐ帰還形
位相制御回路の同期外れ検出方式に関する。
スを出力する帰還型位相制御回路に係〉、同期外れを即
時かつ確実に検出し、かつ即時Ｋｌｌ＠を発すゐ帰還形
位相制御回路の同期外れ検出方式に関する。
最近の技術では信頼性向上の為にプレツク毎の異常を検
出し即時費報を出す請求が増加して−ゐ。
出し即時費報を出す請求が増加して−ゐ。
帰還型位相制御回路（以下ＰＬＬ１回路と称す）の同期
外れの場合はこれを検出して警報を発すゐ機７ａｂを押
えない物が多いが下記に示す如き例も有る。
外れの場合はこれを検出して警報を発すゐ機７ａｂを押
えない物が多いが下記に示す如き例も有る。
第１図は従来例のＰＬＬ回路のプ胃ツク図、弟分（ロ）
路６の出力波形、（６）は基準パルス波形、（至）は位
相比較器ｌの出力波形を示す、第３図は第１図の増巾９
３の出力電圧（Ｗｅ）のダイナ電ツクレンジと正常異常
の判断をする上限電圧Ｖｌｌｌと下限電圧ＶＬの関係を
示す図である。
路６の出力波形、（６）は基準パルス波形、（至）は位
相比較器ｌの出力波形を示す、第３図は第１図の増巾９
３の出力電圧（Ｗｅ）のダイナ電ツクレンジと正常異常
の判断をする上限電圧Ｖｌｌｌと下限電圧ＶＬの関係を
示す図である。
図中１は位相比較回路（７リツプフ曹ツブ呵路）、２は
低減−波器、３は増巾器、４は電圧制御ｙ＃発振４１（
以下ｖＣＯと称す）、器は１／１に分周器、藝は微分回
路、７．８は電圧比較器、９はオア回路、ＶＣは増巾ｓ
３の出力電圧、ＶＨｄ上限電圧、ｖＬ線下限電圧を示す
。動作としては位相比較器ｌにｓ２図（［）Ｋ示す如き
基準パルスと第２図（Ｃ） Ｋ示す如き帰還パルスをＳ
巨Ｔ、ＲＥＳＥＴ端子に入力しておく。この入力によシ
得られる第２図体）に示す出力を低減−波器２、増巾器
３を介して平均電圧としてＶＣＯ４に入力してＶＣＯ４
の周波数を制御している。又ＶＣＯ４の周波数を１／ｒ
ＩＬ分周器５にて第２図０３）に示す如ぐ１／篤とし、
この波形の立下夛点で微分回路６にて微分し第２図（Ｃ
）に示す如きパルスを出力し、帰還パルスとして位相比
較器１に帰している。基準パルスと帰還パルスの位相が
ずれると■に示す位相比較器１の出力のハイレベルの巾
がかわり従って増巾器３の叶力電圧Ｖｃ元 がかわりＶＣＯ４の発振周波数をかえて次に戻るよう帰
還がかけら゛れている。正常である増巾４３の出力電圧
Ｖｃの巾、即ちダイナミックレンジはＣ）Ｋ示す微分回
路６の出力パルスとの）に示す基準パルスとの位相差が
１／ｍ分周器５の１パルスの巾だけある時に最大と′＆
シ、重なり九場合はＯとなる。しかしこの回路ではダイ
ナミックレンジ一杯を正常とすると正常異常の判断が出
来ないので第３図に示す如く電圧Ｖｃの中で判断出来る
巾に上限電圧ｖａｔ限電圧電圧を設け′電圧比較器７，
８に加えておく。この′電圧と、増巾ｈ３の出力電ＦＥ
Ｖｃとを比較してこの電圧を越えた場合異常として電圧
増巾器７，８の出力′屯圧管ハイレベルとしオア回路９
を介して警報を発している。しかしこの方法では上記説
明の如くダイナミックレンジを狭くしなければ彦ら彦い
欠点があり、又電圧比較器７，８はアナログの電圧比較
器でちるので電圧変動によシ異常と判断する判定基準が
ふらつく欠点がある。
低減−波器、３は増巾器、４は電圧制御ｙ＃発振４１（
以下ｖＣＯと称す）、器は１／１に分周器、藝は微分回
路、７．８は電圧比較器、９はオア回路、ＶＣは増巾ｓ
３の出力電圧、ＶＨｄ上限電圧、ｖＬ線下限電圧を示す
。動作としては位相比較器ｌにｓ２図（［）Ｋ示す如き
基準パルスと第２図（Ｃ） Ｋ示す如き帰還パルスをＳ
巨Ｔ、ＲＥＳＥＴ端子に入力しておく。この入力によシ
得られる第２図体）に示す出力を低減−波器２、増巾器
３を介して平均電圧としてＶＣＯ４に入力してＶＣＯ４
の周波数を制御している。又ＶＣＯ４の周波数を１／ｒ
ＩＬ分周器５にて第２図０３）に示す如ぐ１／篤とし、
この波形の立下夛点で微分回路６にて微分し第２図（Ｃ
）に示す如きパルスを出力し、帰還パルスとして位相比
較器１に帰している。基準パルスと帰還パルスの位相が
ずれると■に示す位相比較器１の出力のハイレベルの巾
がかわり従って増巾器３の叶力電圧Ｖｃ元 がかわりＶＣＯ４の発振周波数をかえて次に戻るよう帰
還がかけら゛れている。正常である増巾４３の出力電圧
Ｖｃの巾、即ちダイナミックレンジはＣ）Ｋ示す微分回
路６の出力パルスとの）に示す基準パルスとの位相差が
１／ｍ分周器５の１パルスの巾だけある時に最大と′＆
シ、重なり九場合はＯとなる。しかしこの回路ではダイ
ナミックレンジ一杯を正常とすると正常異常の判断が出
来ないので第３図に示す如く電圧Ｖｃの中で判断出来る
巾に上限電圧ｖａｔ限電圧電圧を設け′電圧比較器７，
８に加えておく。この′電圧と、増巾ｈ３の出力電ＦＥ
Ｖｃとを比較してこの電圧を越えた場合異常として電圧
増巾器７，８の出力′屯圧管ハイレベルとしオア回路９
を介して警報を発している。しかしこの方法では上記説
明の如くダイナミックレンジを狭くしなければ彦ら彦い
欠点があり、又電圧比較器７，８はアナログの電圧比較
器でちるので電圧変動によシ異常と判断する判定基準が
ふらつく欠点がある。
検出が遅くなる欠点がめる０
本発明の目的は上記の欠点をなくするために簡単な論理
素子の追加で同期外れの警報情報を即時に確実に発する
ことの出来るＰＬＬ回路の提供に多る０ 本発明は上記の目的を達成するために基準ノクルスと、
帰還パルスの位相を比較する位相比較器を有するＰＬＬ
（ロ）路において、位相比較回路の入力に基準パルスと
＃還パルスが交互に規則正しく表われない調合を検出す
ることによｐ同期外れを検出し簀縁をイＳすることを４
？徴とする。
素子の追加で同期外れの警報情報を即時に確実に発する
ことの出来るＰＬＬ回路の提供に多る０ 本発明は上記の目的を達成するために基準ノクルスと、
帰還パルスの位相を比較する位相比較器を有するＰＬＬ
（ロ）路において、位相比較回路の入力に基準パルスと
＃還パルスが交互に規則正しく表われない調合を検出す
ることによｐ同期外れを検出し簀縁をイＳすることを４
？徴とする。
以下本発明の１突流例につき図に従って６明する〇
第４図は本発明の実施例で異常検出警報出力回路のブー
ツク囚、第５図は第４図の場合の基準ノくルスと帰還パ
ルスの正常異常による動作の７ｔｚ−テヤトで（Ａ）−
１は正常時の基準パルスｓ （Ａ） −２は帰還パルス
、囚−３は位相比較器１のＱの出力を示し、俤）−：ｌ
異常時の基準パルス、ω）−２拡帰遺パルスを示し、（
Ｃ）（２）は（８）の場合の位相比較器Ｉｆ）Ｑの出力
及びアンド回路１０の出力を示し、＠−１は異常時の基
準パルス、＠−２は帰還ノくルスを示しｖＩ（へ）は（
ト）の場合の位相比較器１のｑの出力及びアンド＠＠１
１の出力を示し、第６図は基準パルス又は帰還パルスの
パルス巾と位相比較器１のＱ、Ｑの出力の立上プの関係
を示す図である。
ツク囚、第５図は第４図の場合の基準ノくルスと帰還パ
ルスの正常異常による動作の７ｔｚ−テヤトで（Ａ）−
１は正常時の基準パルスｓ （Ａ） −２は帰還パルス
、囚−３は位相比較器１のＱの出力を示し、俤）−：ｌ
異常時の基準パルス、ω）−２拡帰遺パルスを示し、（
Ｃ）（２）は（８）の場合の位相比較器Ｉｆ）Ｑの出力
及びアンド回路１０の出力を示し、＠−１は異常時の基
準パルス、＠−２は帰還ノくルスを示しｖＩ（へ）は（
ト）の場合の位相比較器１のｑの出力及びアンド＠＠１
１の出力を示し、第６図は基準パルス又は帰還パルスの
パルス巾と位相比較器１のＱ、Ｑの出力の立上プの関係
を示す図である。
図中第１図と同一機能のものは同一記号で示す。
１０．１１はアンド回路、１２．１３は遅延回路を示す
。
。
第４図の回路社第１因に示す位相比較器ｌの基準パルス
及びＱの出力を遅延回路１２を介してアンド回路１０に
入力する回路と、帰還ノ（ルス及びｑの出力な遅延回路
１３を介してアンド回路１１に入力する回路を設はアン
ド回路１０及び１１の出力をオア回路９に入力しである
。ＰＬＬ回路が正常な場合杜第５図囚に示す如く基準パ
ルスと帰還パルスの時間差はほぼ一定になるよう制御さ
れておシ位相比較器１ｆ）Ｑの出力も図の如くなシアン
ド回路１０には出力は生じない。Ｘ４の出力についても
Ｑと反対になるのでアンド回路１１には出力は正しなｌ
／’０即ち正常時は基準ノ（ルスをイとし、帰還パルス
を胃とすると時間的にイ１１ロ、イ四、と交互にパルス
があゐ・今第５ｗＡａ３）に示す如く何等かの異常でノ
・、二に示す卓でパルスが肯抜けになると（Ｃ）Ｋ示す
如く位相比較器１のＱの出力はホ、への点でＱの出力が
ノ）イレペルの間に次の基準パルスが来てアンド回路１
０の出力に嬬（ハ）に示す如くパルスが発生し異常状態
が検出出来これをオア回路９を介して警報信号として送
出すみ。即ちホへの点を見ると前記説明の基準ノ（ルス
イと帰還パルス習の関係がイ、Ｗでなくイ、イとなって
いる。この状態は帰還ループが断になった場合も同じで
この場合は帰還パルスが全熱とないのでイ。
及びＱの出力を遅延回路１２を介してアンド回路１０に
入力する回路と、帰還ノ（ルス及びｑの出力な遅延回路
１３を介してアンド回路１１に入力する回路を設はアン
ド回路１０及び１１の出力をオア回路９に入力しである
。ＰＬＬ回路が正常な場合杜第５図囚に示す如く基準パ
ルスと帰還パルスの時間差はほぼ一定になるよう制御さ
れておシ位相比較器１ｆ）Ｑの出力も図の如くなシアン
ド回路１０には出力は生じない。Ｘ４の出力についても
Ｑと反対になるのでアンド回路１１には出力は正しなｌ
／’０即ち正常時は基準ノ（ルスをイとし、帰還パルス
を胃とすると時間的にイ１１ロ、イ四、と交互にパルス
があゐ・今第５ｗＡａ３）に示す如く何等かの異常でノ
・、二に示す卓でパルスが肯抜けになると（Ｃ）Ｋ示す
如く位相比較器１のＱの出力はホ、への点でＱの出力が
ノ）イレペルの間に次の基準パルスが来てアンド回路１
０の出力に嬬（ハ）に示す如くパルスが発生し異常状態
が検出出来これをオア回路９を介して警報信号として送
出すみ。即ちホへの点を見ると前記説明の基準ノ（ルス
イと帰還パルス習の関係がイ、Ｗでなくイ、イとなって
いる。この状態は帰還ループが断になった場合も同じで
この場合は帰還パルスが全熱とないのでイ。
イ、イの連続とカリ警報信号を発する。又ループ囲路が
断になりＰＬＬ回路がｐツクされず帰還パルスの罵波数
が正常時より低い場合株同じ現象が生ずる。又（ト）に
示す如くループ回路がレンジされず帰還パルスの周波数
が正常時よシ高い場合は（転）に示す位相比較器１の４
の出力のトに示す点で４の出力がハイレベルの間に次の
帰還パルスが来るのでアンド回路１１の出力には初に示
す如くパルスが発生し異常状態が検出出来これをオア回
路９を介して警報信号として送出する。即ち基準パルス
イと帰還パルス口の関係はトの点ではイ、０とならず口
１口となっている・即ち異常時は必らず基準パルスイと
帰還パルス口の関係が交互にならない点が生ずるのでこ
の点に着目してのが本発明であ夛、低減−波器を介さな
いので遅延することもなく論理素子で検出しているので
電源変動にも影響されない。尚詳細に見ると第６図に示
す如く基準パルスと位相比較器１のＱの出力との関係は
基準パルスのパルス巾の中でＱの出力が１となることが
ありうるので［４図の回路では遅延回路１２を設けてＴ
Ｉだけ遅延させて、正常時の誤警報をなくしている。こ
れは帰還パルスと位相比較′ａ１のＱの関係でもぎえる
ので同様遅延回路１３を設けてＴｏゐ。
断になりＰＬＬ回路がｐツクされず帰還パルスの罵波数
が正常時より低い場合株同じ現象が生ずる。又（ト）に
示す如くループ回路がレンジされず帰還パルスの周波数
が正常時よシ高い場合は（転）に示す位相比較器１の４
の出力のトに示す点で４の出力がハイレベルの間に次の
帰還パルスが来るのでアンド回路１１の出力には初に示
す如くパルスが発生し異常状態が検出出来これをオア回
路９を介して警報信号として送出する。即ち基準パルス
イと帰還パルス口の関係はトの点ではイ、０とならず口
１口となっている・即ち異常時は必らず基準パルスイと
帰還パルス口の関係が交互にならない点が生ずるのでこ
の点に着目してのが本発明であ夛、低減−波器を介さな
いので遅延することもなく論理素子で検出しているので
電源変動にも影響されない。尚詳細に見ると第６図に示
す如く基準パルスと位相比較器１のＱの出力との関係は
基準パルスのパルス巾の中でＱの出力が１となることが
ありうるので［４図の回路では遅延回路１２を設けてＴ
Ｉだけ遅延させて、正常時の誤警報をなくしている。こ
れは帰還パルスと位相比較′ａ１のＱの関係でもぎえる
ので同様遅延回路１３を設けてＴｏゐ。
以上詳細に説明した如く本発明によればｖｃ。
の入力電圧のダイナばツクレンジを狭くすることなく又
電源変動に影響されず確実に即時に同期外れの異常を検
出して警報を発することが出来る効果がある。
電源変動に影響されず確実に即時に同期外れの異常を検
出して警報を発することが出来る効果がある。
第１図は従来例のＰＬＬ回路のブロック図、第２図位第
１図の場合のタイムチャート、第３図は第１図の場合の
増巾器３の出力電圧Ｖｃのダイナミックレンジと上限・
ぼ圧ＶＨ下限電圧Ｖ、の関係を示す図、１Ｉ１４図は本
発明の実施例で異常検出警報出力回路のブロック図、第
５図は第４図の場合の動作のフローチャート、第６図は
基準パルス又は帰還パルスのパルス巾と位相比較器１の
ｑ、ｃｌｉの出力の立上）の関係を示す図である。
１図の場合のタイムチャート、第３図は第１図の場合の
増巾器３の出力電圧Ｖｃのダイナミックレンジと上限・
ぼ圧ＶＨ下限電圧Ｖ、の関係を示す図、１Ｉ１４図は本
発明の実施例で異常検出警報出力回路のブロック図、第
５図は第４図の場合の動作のフローチャート、第６図は
基準パルス又は帰還パルスのパルス巾と位相比較器１の
ｑ、ｃｌｉの出力の立上）の関係を示す図である。
Claims (1)
- 基準かルスと、帰還パルスの位相を比較する位相比ＩＩ
ＲＩＩｔ−有する帰還型位相制御回路において、基準パ
ルスと帰還パルスとの順序規則性の異常を検出する手段
を設け、鋏検出手段の出力によ）同期外れを検出するこ
とを特徴とすｈ帰還型位相制御回路の同期外れ検出方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128352A JPS5830237A (ja) | 1981-08-17 | 1981-08-17 | 帰還形位相制御回路の同期外れ検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128352A JPS5830237A (ja) | 1981-08-17 | 1981-08-17 | 帰還形位相制御回路の同期外れ検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830237A true JPS5830237A (ja) | 1983-02-22 |
Family
ID=14982688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128352A Pending JPS5830237A (ja) | 1981-08-17 | 1981-08-17 | 帰還形位相制御回路の同期外れ検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342522A (ja) * | 1986-08-08 | 1988-02-23 | Matsushita Electric Ind Co Ltd | 位相同期ル−プ回路 |
| JPH0322436U (ja) * | 1989-07-17 | 1991-03-07 |
-
1981
- 1981-08-17 JP JP56128352A patent/JPS5830237A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342522A (ja) * | 1986-08-08 | 1988-02-23 | Matsushita Electric Ind Co Ltd | 位相同期ル−プ回路 |
| JPH0322436U (ja) * | 1989-07-17 | 1991-03-07 |
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