JPS583070A - アナログ乗算器とその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２個のＭＯ８ＦＢ’ｌ’　を用いたアナログ
乗算器の出力回路の構成、及びその駆動方法に関する。

２債のＭＯ８１１’ＥＴを用いたアナログ業算器は、回
４構成が簡単で、従来から、電荷転送素子等を用いたフ
ィルタ特性を可変できるトランスバーサル・フィルタの
重み付は回路等でよく用いられている。

第１図は、２１［ａのＭＯ８ＦＢ’ｌ’を用いたアナロ
グ乗算器の動作原理を説明するための図である。

ＭＯ８ＦＥＴ　１及び２は、前記アナログ乗算器を構成
する２個のＭＯＳ）’ｎＴで、これら２個のＭＯ８ＦＢ
’ｌ’　］及び２の特性は等しい。該ＭＯ８ＦＥＴ　１
のゲートは端子１８　　に接続されており、一方の拡散
層、及び他方の拡散層は、それぞれ配線１０　　及び１
１が接続されている。一方、該ＭＯ８肖灯２のゲートは
１子１９　　に接続されており、一方の拡散層、及び他
方の拡散層は、それぞれ配線１２及び１３が接続されて
いる。そして、配置１１１１０と１２は、共通に端子１
６　　に接続され、配線１１は、４象限アナログ乗算器
の出力回路３の正相入力端子に、配線１３は該出力回路
３の逆相入力端子に接続されている。また該出力回路３
には、基準′−圧入力端子１７　　か設けられており、
該出力回路３の出力がアナログ乗算器の出力端子茄とな
っている。該出力回路３は、配線１１．１３の電圧を第
４の端子１７から印加される第１のバイアス電圧−に保
持すると共に、第１０Ｍ０８ＦｈＴ　１に流れるドレイ
ン電流−８と第２の繊）８ＦＮＴ　２に流れるドレイン
電流も意との差に比例した出力電圧を出力端子加　に出
力する機能を有する。

さて、＠１の端子１６　　に印加される電圧を、第１の
バイアス電圧−に重畳された第１の入力信号電圧■、第
２の端子１８　　に印加される・電圧を、第２のバイア
ス電圧１にｊ１壁された第２の入力信号′電圧Ｖ８、第
３の端子１９から印加される電圧を、第２のバイアス電
圧１　とし、これら、第１からＪ４の端子１６．１＆、
　１９．１７　に印加される電圧飯を、常に第１のＭＯ
ＳにｇＴ　１及び第２のＭＯＳに’ｇＴ　２か３極管領
域で動作するように設定する。もし、第１の入力信号電
圧Ｖ、が正であるとすると、第１のＭＯ８Ｆビｌ’ｌに
流れるドレイン−流−８第２のＭＯ８ＦｎＴ　２に流れ
るドレイン電流ち２は、第１のＭＯ８ＦＢ’ｌ”　１　
及ｔｏｍ　２　ＯＭＯｆ！（ｌ’ＦｍＴ　２　）−値’
ＩＬＥＩＶｙａ造１寸法から決造石寸法をＢとし、端子
１６　　から出力回路３の方向へ流れる′＃Ｌｍを正と
すると、それゼれ ４ｔ−ｂ（（ＶＢ＋Ｖ＊　−Ｖａ−ｖｌ）Ｖｔ　２ズ）
（１）式ち２＝Ｈ（（％　’ｍ−糧ｖ、　％笥）（２）
式となる。そこで、出力回路３において、上記電流値の
差を求め、出力回路３の一流電圧変換係数をＫとして、
上記−流値の差を電圧に変換すると、端子２０の出力電
圧Ｖｏｕｔは、 ＶｏｕｔｍＫ（ＩＩ　　ｘ、）４ωｖ、ａｙ、　　　（
３コ式となる。即ち、出力電圧Ｙｏｕ　ｔは、第１の入
力信号電圧ｖ１　　と第２の入力信号−圧ｖ、Ｏ策算結
果に比例している。一方、第１の入力信号電圧りが負の
場合には、第１の原遵）ＥＴｌと第２０Ｍ）８ＦｈＴ２
に流れる電流の方向が、鮎１の入力信号電圧Ｖ工が正の
場合と逆になり、そのｉｔｆｔｍは、それぞれ４ｔ　＝
−Ｂ（（’Ｂ＋ｖ２−Ｘ−ｖ１Ｑｖ、−圭＜　）　（１
’）式’ａｇ＝−Ｂ（（Ｖｎ　ＶＫ　”ｓ　％）ｖｌ２
　＜）　　、（２’）式となる。しかし、これらの電流
値の差をとゐと、前に示した様な出力電圧Ｖｏｕｔとな
り、４寮眠アナログ乗算機岨を来すことがわかる。

論２図は、第１図による従来の４象限アナログ乗算器の
具体例１ある。破森で囲まれた領域３は、第１図に示さ
れた同一番号のプロ！りに相岬し、４象限アナログ乗算
器の出力回路である。該破線で囲まれた部分３以外の構
成要素は第１図と同一であるので、第１図と同一番号が
付けられている。

また端子１６．１８．１９．１７　には、第１図と同様
な電圧か印加されるとする。該出力回路３の内部につい
て説明する。

演算増幅器２１と抵抗ｎで構成される第１の電流電圧変
換器、及び演算増幅器ｎ　と抵抗冴で構成される第２の
電流電圧変換器は、それぞれ、配−１７及び配線１３　
０゛−圧を、端子１７　　から印加される第】のバイア
ス電圧−に設定すると共に、第Ｆ）ＭαｌＦＥＴ　１に
流れる電流ち、第２のＭＯＳＦＥＴ　２に流れる′１流
秘に比例した電圧値を出力する。

Ｗ、１０ＭＯ８に’ＥＴ　１に流れるドレイン電流ＩＤ
１は、（］）式もしくは（０式で与えられるが、該ドレ
イン電流Ｉｏ、は全て抵抗ｎに流れ込む。従って抵抗ｎ
　の抵抗値をへ　とすると演算増幅器２１　　の出力端
子には、（％’ｎ−Ｉａｔ・Ｒ？）なる電圧か出力され
る。

同様に、第２のＭＯ８シ゛ＥＴ２に流れるドレイン電流
■□は、（２）式もしくは（２′）式で与えられ、抵抗
Ｕの抵抗値を梅　とすると、演算増幅器１）の出力端子
にはｓ　　（Ｖａ　　’ｏｘ〜）なる電圧が出力される
。

一方、演算増幅器２５　　と、抵抗ｌｌ１）ｔＤの抵抗
あ。

２７、２８　、２９　　は、ゲイン１０減算器を構成し
、演算増幅ロガの出力端子は配線１４を介して減算器の
逆相入力端子３１に、演算増幅器ｎの出力端子は、配線
１５　　を介して減算器の正相入力端子３０に接続され
ている。そして、減算器の出力端子は、４象限アナログ
乗算器の出力端＋９に接続されている。出力端＋９には
、端子園から入力される電圧と端子３１から人力される
電圧の差が出力されるから、その出力・電圧Ｖｏｕｔは
、（”Ｄｌ　　’ｏｘ）　”ｒ　−Ｂ９”Ｂｖｌ・ｖ２
　となり、第１の入力信号電圧■１と糖２０入力信号電
圧ｖ２の栄算結米か得られる。

以上示した従来のアナログ乗算器は、：Ｈｉｌｌｌｌの
同一特性のＭＯｉＭＦｋＴと３個の演算増幅器と６コの
抵抗で容易に実現できるが、この従来の構成を用いて、
低消費−力でｉＣ化された４象緘アナログ乗算器を得る
には、徨々の問題点か発生する。まず、試作プロセスか
ＭＯ８プロセスとなるために、均一でしかも大きな値（
＞　１ＫＱ）の抵抗を作ることは、困嬢である。また、
抵抗素子として、不純物拡散層や不純物をドープしたポ
リシリコン等を用いた場合には、流れる電流値により抵
抗値が変化する抵抗の非線型性が発生する。更に、抵抗
を用いているために、各抵抗には、常時電流が流れ、消
費電力が増加する。

本発明の目的は、これら従来の欠点を除去し、低消費電
力で、小型ＩＣ化が司紺なアナログ乗算器とその駆動方
法を提供することにある。

本発明によれば、同一の特性を有する第１のＭＯ８Ｆ贋
と第２のＭＯ８ＦｇＴのそれぞれの一方の拡散層を共＝
＋こ第１の端子に接続し、該第１のＭＯ８ＦＩ！ｖｌｌ
＆ヒｍ第２　ｆ）ＭＯ８ｋＷｒ　（Ｄ他方）拡散Ｎヲそ
れぞれ、演算増幅器とスイッチと容量で構成される第１
の積分器、第２の積分器の積分入力端子にｉｓし、前記
＄　１　、ノＭＯ８ｆｇ’ｌ’　ｏ’ｒ’　−）　及Ｃ
Ｆ前記第２のＭ）８ＦｋｉＴのゲートは、それぞれ、第
２の端子、第３の端子に接続され、前記第１の積分器。

端子は共通に、第４の端子に接続され、更に第１の積分
器の出力端子と前記第２の積分器の積分入力端子との間
には、該第１の、＠分器に用いられている積分容量と同
一の容ｆｆｊｌ：を有する秤量が設けられており、該第
２の積分器の出力端子がＷＪ５の端子に接続されている
ことを特徴とする゛アナログ乗算器および同一特性を有
する第１の練ｎｔ＝’ｇ’ｉ’と第２の〜ｏｓｂ”１！
ｉ’ｉ’のそれぞれの一方の拡散層を共通に第１の端子
に接続し該第１の鵬８ＦＮＴ及び第２のＭＯ８ＦＭ’ｌ
’の他方の拡散層をそれぞれ、第１のスイッチ、第２の
スイッチの一方の端子に接続し、前に２第１のＭＯ８ｋ
′汀のゲート及び前記［２のＭＯ８ＦｇＴＯゲートは、
それぞれ第２の端子、第３の端子に接続され、前記第１
のスイッチ及び前記２ｉ！！２のスイッチの他方の端子
は、それぞれ演算増幅器とスイッチと容−で本成される
第１の積分器第２の積分器の積分入力端子に接続し、該
第１の積分器、及び第２の積分器に設けられている基準
電圧入力端子は、共通に第４の端子に接続され、更に、
ｉ４１の積分器の出力端子と、前記第２の積分器の桝分
入力端子との關ｔこは、該第１の積分器に用いられてい
る積分容量と同一の容量値を有する秤量か設けられてあ
り、該第２の積分器の出力端子が第５の端子に接続され
ていることを特徴とするアナログ乗１ｘ器か得られる。

史に、本発明によれば、同一の吋性を有する第１　（１
）ＭＯ８ＦＥＴ　ト第２　（８Ｍ０８に’に：ｔ’ｉ’
（ＤソｔＬソｔＬｆ）一方の拡散層を共通に第１の端子
に接続し賊第１の繍摺奎−ｇ’ｉ’及び第２のＭＯ８ｒ
’ＥＴの他方の拡散層をそれぞれ、第１のスイッチ、麺
２のスイッチの一方の端子に＆ｆｉＬ、前記第１のＭＯ
請−’ｈＴのゲート及びＮｕ　Ｍ己第２のＭωにＥＴの
ゲートは、それぞれ、第２の端子、第３の端子に接続さ
れ、前記第１のスイッチ、及び前記第２のスイッチの他
方の端子は、そ？Ｌぞれ演算増幅器とスイッチと袢瀘で
構成される第１の積分番、第２の積分器の積分入力端子
に接続し、該第１の検分４．及び該第２の積分器に設け
られているＩＩＩＩ準電圧入力端子は、共通にｊｌＩ４
の端子に接続され、艶に、縞１の積分器の出力端子と、
前記第２の積分器の積分入力端子との間には、＃、Ｍ１
の積分器に用いられている積分容量と同一の容量値を有
する容量が設けられており、赦第２の積分器の出力端子
か第５の端子に接続されているアナログ乗算器において
第１の端子には％Ｍ１のバイアス電圧に重畳された第１
の入力信号−圧を印加し、毘２の端子に番よ、第２のバ
イアス−圧に麓鉦された第２の入力信号−電圧を印加し
、第３の端子には、第２のバイアス電圧を印加し、第４
の端子には、第１のバイアス電圧を印加し、第１の積分
器、及び第２の積分器をリセットすると共に、第１のス
イッチ及び編２のスイッチを導通状態にし、前記第ｌの
ＭＯ８Ｆｇ１’及びｉσ記第２の恒０８Ｉｌ’Ｅ’ｌ’
の他方の拡散層の電位を第４の端子に印加されている絡
１のバイアス電圧に設定し、この後、第１の積分器、及
び第２の積分器のリセットを解除し、第１のＭＯ８Ｆｈ
’Ｔに流れる＠１の電流を第１の積分器において積分す
ると共に、第２のＭＯ８Ｆｌ灯に流れる第２の電流を第
１ＣＩ積分器の出力端子と第２の積分器の積分入力間に
接続されている容量と第２の積分器において積分するが
、第１（０９分器の出力端子と第２の積分器の積分入力
端子間に接続されている容量には、第１の積分器により
て積分される［１の電流による電荷が検分されるため、
第２の積分器では、第１の％流と第２の１１ｃ流の差に
比例した量を積分し、該第２の積分器の出力端子、即ち
、第５の端子に、第１の入力信号電圧と第２０人カイロ
号電圧の積に比例した電圧を生ぜしめ、次に、第１のス
イッチ及び第２のスイッチを非導通状態にし、＃！１の
検分器、＃Ｉ２の検分器の積分を停止させ、上記手順を
繰り返す次のサンプリング期間まで信号をホールドする
ことを％値としたアナログ乗算器の駆動方法が得られる
〇 以下、図面を用いて本発明の詳細な説明する。

第３図は、本発明による実施例である。ＭＯ８Ｆｆｆ１
、　＆び２は、４Ｉ！限アナログ乗算器を構成する２　
ｇｌｊｏ　ｙＷＪ８Ｅ’ＭＴ　テ、Ｃれら２　ｉｍ（Ｄ
　ＭＯ８ｋ”ｈ’ｌ’　１　、　、＆び２の特性は等し
い。線繊Ｓｋ’ｆｉｌｆｒ　１．及び２の一方の拡散層
はそれぞれ、配線１０．１２を介して共通に、他方の拡
散層は、それぞれ配線１１．１３を介して、演算増幅器
４２０反転入力端子４５及び演算増幅器４７　の反転入
力端子５１に接続されている。そしてＭＯ８￥汀１のゲ
ートは端子１８に、戦）゛鯉２０ゲートは端子１９　　
に接続されている。また第１のキャパシタ４３　　スイ
ッチＩ°は、演算増幅４４２０反転入力端子４５　　と
出力端子４６　の間に接続され、これら演算増幅器４２
．ａｌｌのキャパシタ４３．及びスイッチＩ／Ｉ′ｉ第
１の積分器を構成している。一方、第２のキャパシタ槌
、スイッチ４９　　は、演算増幅器４７　の反転入力端
子５１　　と出力端子部　の間に接続され、これら演算
増幅器４７．第２のキャパシタ槌、及びスイッチ４９　
は、＃Ｉ２の積分器を構成している。

更に、演算増幅器４２．演算増幅器４７　の非反転入力
端子は、基準電圧内力端子として、共通に端子ＳＩｃ接
続されている。そして、演算増幅器稔の出力端子部２則
ち、ａｇｌの積分器の出力端子と演算増幅器４７　　の
出力端子認、即ち、ｇ２の積分−の出力端子の間には、
第ｔｏｌ１分器に用いられている第１のキャパシタ葛　
と等しい容（値の第３のキャパシタ団が＊ｄされている
。そして演算増幅器４７　　の出力端子部は、アナログ
乗算器の出力端子ω　に接続されている。

第４図は、本発明の一実施例である＃！３図の一作を説
明するためのものである。２０１は、端子１８から印加
される第２のバイアス電圧１番こ重畳される第２の信号
電圧である。こξでは説明を簡単にするために、第２の
信号電圧は直流電圧当とする。

２０２は端子１６　　から印加される第１のバイアス電
圧４　に重畳される第１の信号電圧であゐ。ここでは説
明を簡単にするために、第１０信号電圧は、Ｎの様な、
振幅Ｗ　の正負のパルス−圧とする。

２０３は、積分器のスイッチＩ、４９を開閉するための
パルスで、高レベルでスイッチは導通状態、低レベルで
、スイッチか非導通状態になるものとする。

旗は、第１の積分器の出力、即ち、演算増幅器４２　の
出力端子４６の出力波形の模式図、２０５は、アナログ
乗算器の出力端子部　の出力波形の模式図である。更に
端子１９１こは、１４２のバイアス電圧１　が端子部　
には第１０バイアス電圧が印加され、これら端子１６．
１８．１９．５３　に印加される電圧は、＄　１　（Ｄ
　Ｍ２Ｓに’Ｍ’Ｊ’　ｌ　及び＠　２　ＯＭＯ８Ｐｆ
！ｙｒ２か３極管領域で常に動作する様に設定する。

まずｔムの期間２１０を考える。この期間２１０では、
スイッチ舗と４９　　か導通状態であるため、キャパシ
タ４３と４８は、電荷かクリアされ、端子４６．５２　
　の電圧は−に設定されている。従って第３のキャパシ
タ団　の両端の電圧も等しく第３のキャパシタ団　の電
荷もクリアされている。次に−の期間２１１になり、ス
イッチ躬と４９が非導通状態になると、配１１１１１は
依然−に設定されているので、ＭＯ８ｉ″ＥＴ１４こは
（１）式で示した電流値ＩＤ１が流れ、この電流は、鉛
１のキャパシタ４３で積分される・期間２１１の始まり
からの時間をｔａ　Ｃ＜　ｔｍ）とすると、容量心　に
蓄積される電荷は、−□〇−となり、第１のキャパシタ
ｌ　の容量値をＣとすると、演算増幅＠４２　　の出力
端子４６の電圧は、（Ｍ、−（Ｉ凪・Ｖ月となる。従９
て、端子部の出力電圧は、時間の一次＠数となり、泡の
様な輪状波形となる。一方、ＭＯ８ＦＢＴｚには（２）
式で示した電流値−か流れ、この電流は、第２のキャパ
シタ槌　と、第３のキャパシタωにおいて積分される。

館３のキャパシタ団の両趨の電圧は、時間−では−（チ
、・ｔｄ／ｃ）であるから第３のキャパシタ団　の容量
値をＣとすると、第３のキャパシタ恥　に蓄積される電
荷はｓ　”ｏｔ・ｔｄ　　となる。

ＭＯ８Ｆｇｌ’　２から流入されて来る電荷は、−・（
であるから、第２のキャパシタ４８　　に蓄積される電
荷は、（Ｉり！・−Ｉｏｔ・リー（ＩＤ２−私、）・−
となる。

第２のキャパシター　の容量をＣとすると、演算増幅器
４７　　の出力端子５２即ちアナログ乗算器の出力端子
６０　４Ｃ４１、（−（Ｉｍ−”ｏＪ　”　ｔｄ／Ｃ＋
Ｖ、Ｂ　）−（（Ｉｏｔ’ｏ公・ｔｄ／Ｃ十４）となる
。鬼は第１のバイアス電圧で直流成分であるから、信号
成分は、（（ｌｏｔ−ＩｏＪ・ｔｄ／ｃ）となり、ＭＯ
８１１’ｈ７Ｔ　１に流れる電流ＩＤＩとＭＯ８ｆｆｒ
　２　に流れる電流ＩＤｍの差に比例している。即ち、
出力電圧Ｖｏｕｔは、第１の入力信号電圧篤と第２の入
力信号電圧−の乗算結果に比例する。

ところが、第３図の場合の出力電圧は、第４図の２０５
の出力波形の様な鉤状波形となり、このままアナログ出
力を堰り出せない。しかし、次段にサンプルホニルダ等
のようなサンプリン外アナログ素子が接続される様なシ
ステムにおいては、次段のサンプリングのタイミングを
−の期間２１１に設定することにより、正確な乗算結果
を得ることができる。従って、第３図の発明は、サンプ
リング・アナログ回路で構成されたシステムの中の１機
能素子として用いる場合には、有効でかつ優れたアナロ
グ乗算器である。

１ｇ５図は、本発明を単体のアナログ乗算器として用い
るために出力電圧をホールドする機能を組み込んだ場合
の１例である。各部の構成は、第３図とほぼ同じで、ホ
ールドの為の謔１のスイッチａ、＄Ｚのスイッチ４１　
　がそれぞれ配１Ｉ１１１と演算増幅器１２　　の反転
入力端子４５０間、及び配線１３と演算項−９４７の反
転入力端子６１０間に設けられている。

第６図は、第５図における本発明の駆動方法の１例を説
明するための図である。１０１は、端子１８から印加さ
れる第２のバイアス電圧ｖ勝に重畳される第２の信号電
圧である。ここでは説明を簡単にするために、第２の信
号電圧は直流電圧焉とする。

１０２は、端子１６から印加される第１の／イイアス電
圧ｖ１に重畳される禽ｌの信号電圧であるＯここでは、
説明を簡単番こするために、第１の信号電圧４嘘、図の
様な振＠Ｖｔの正負の７くルス電圧とする。

１０３は、スイッチ材及び４９を開閉するためのパルス
、１０４はスイッチ鉛及び４１を開閉するためのパルス
で、これらのスイッチ４Ｇ、　４１．４４．４９は、パ
ルスが高レベル時に導通状態に、／４ルスが低レベル時
に非導通状態になるものとする。１０５は、第１の積分
＠０出力、即ち第１の演算増幅器４２　の出力端子弱の
電圧の変化、１０６Ｇよ、第２の積分器の出力、即ち第
２の演算増幅器４７　　の出力端子望かつアナログ乗算
器の出力端子釦　の出力電圧ＶＯｕｔの模式図である。

誕に、端子１９　に番ま、第２のバイアス−圧も　が、
端子５３　　φζ番ま第１のバイアス電圧４　が印加さ
れ、これら端子１６゜１８、１Ｇ、　５３４Ｃ印加すｎ
ル％圧４［１０Ｍ０８ｊ’ｆｌ’　１及び第２のＭＯ８
ＦＮＴ　２が３極管領域て常に動作する様に設定する。

まず、ｔ、の期間１１０を考える。この期間１１０では
、スイッチ弱とスイッチ４９　か導通状態、スイッチ荀
　とスイッチ４１は非導通状態となりでいるＯ従って第
１の演算増幅器４２と第２の演算増幅器４７は、いずれ
も電圧フォロワとなりで参り、第１の演算増幅器４２　
０反転入力端子６．出力端子鋳。

及び、第２の演算増幅器４７０反転入力端子５１．出力
゛端子５２は、端子団から印加されている第１０バイア
ス電圧−となっている。従って、ｌｉｆのキャパシタ４
１４１２のキーパシタ−，＠３のキャパシター　には、
電荷が存在しない、所謂、リセット状態とな嗜ている。

この時、配１１１１，１３０電位は、帛１のｈＩＤ８Ｆ
ｈ”ｒ　１　、ＩＩｓ　２０繍凋？胛２０ドレイン電流
が流れないために、端子１６　　から印加される電圧（
Ｖ、＋ｖ１）　　Ｋなっている・次に、ｔｓ　　の期間
１１１になりスイシチ舗　とスイマチ４９　　が導通状
態のまま、スイッチ荀　とスイッチ４１が導通状態にな
啼たとすると、配線１１゜配線１３は、それぞれ第１Ｄ
演鼻増幅器４２０ｒｊＬ転入力端子砺、第２の演算増＠
！ｉ！４７　　の反転入力端子５Ｊ　　と接続サレ、＄
　１０Ｍ０８Ｆ釘１．　第２　ノＭＯ８Ｆｈ’Ｔ　２０
／−ス（もしくはドレイン）・電圧は第１のバイアス電
圧−に等しくなり、（１）式で示された縞１のＭＯ８Ｆ
屁１　のドレイン電流−１（噂式で示された第２のＭＯ
８ＦＩＴ　！のドレイン電流−がそれぞれ第２のスイッ
チＩ、第４のスイッチ４９を流れる。しかし、＠２のス
イッチ舗と第４のスイッチ４９は依然導通状態であるの
で第１の演算増幅器４２　　の出力喝子弱　の電圧１０
５．第２の演算増幅器４７　　の出力端子５２　　の電
圧１０６は１１０ｇ関１１０と同じく電圧−となってい
る。

次に、ｔ、の期間１１２となり、スイッチ荀　とスイッ
チ４１が導通状態のまま、スイッチ舗とスイ、チ４９　
が非導通になると、第１の演算増幅＠４２の反転入力端
チー　は常に電圧ｖ１　　にセットされているから、ス
イッチ荀　を流れる電流は、ｔ。

１のキャパシタ４３で積分される。期間１１２０始まり
からの時間をｔｄ（＜ｔρとすると、謝１０キキパシタ
４３　　に蓄積される一旬は、Ｉｏｌｌａ　　となり、
第１０キヤパシタ４３　　の容量Ｃとすると、第１の演
算増幅＠４２　　の出力端子４６の電圧は、（％−（Ｉ
ｎｔ”ｄ／Ｃ）　）　　（！：　すｈ　ｏ　一方、ス（
ｐチ４１に流れる電流もｔ、の期間１１１と同一〇電流
値−で、こＯ電流は％＠２のキャパシタ４８　　と館３
のキャパシタ恥　で積分される。第３のキャパシタ関の
両端の電圧は、第２０演算増Ｓ器４７０反転入力端子５
１ｏ−圧ｖ１　と菖１の演算増幅器４２の出力端子部の
電圧（Ｖｌ−（’ＤＩ・ｔｄ／Ｃ））の差の電圧（！Ｄ
ｌ＠ｔｄ／Ｃ）である。従って、第３０キヤパシタ５０
０容量を第１のキャパシターの容量と等しく、Ｃとする
と、ＢＳｔｏキマパシタ恥　に蓄えられる電荷は、（チ
□・りとなる。＃！２ｏキャパシターと第３０キヤパシ
ター　に蓄積される全１荷量は、スイッチ４１４Ｃ流れ
る電流の積分値であるから、（Ｉｍ−りである。

従って、第２０キヤパシタ槌　に蓄積される電荷量ハ（
Ｉｍ−一ρ・ｔｄとなり５ｒｌｔｚのキャパシタ槌の容
量をＣとすると、ｍ２の演算増幅器−の出力端子５２　
　即ちアナログ乗算器の出力端子軸　の−圧Ｖｏｕｔは
（（ＩＤＩ　−Ｉｔｓ）・ｔａ　／Ｃ＋ＶＢ　）となる
。４は＃４１のバイアス電圧で［＋５１！成分であるか
ら、信号成分は、（ＩＤ□−一）・ｔｄ／　Ｃとなり、
この値は、第１のｈｌｊＵｓｋ゛ＥＴ１　　に流れるド
レイン電流ＩＤ□と帛２のＭＯＳに’ＨＴ　２に流れる
ドレイン電流も、の差に比例している。即ち、出力電圧
Ｖｏｕｔは、第１の入力信号電圧ｖ１と第２の入力電圧
もの乗算結果に比例している。

久に、ｔ４の期間１１３において、スイッチ旬と４１非
導ＡＫＬ、、　ｍ１ｔ）ｈＫ）８に’ＪＩＴ１及Ｃ１１
１１ＬＣ１１１１Ｌ２（１）に流れる電流を止めて、出
力電圧Ｙｏｕ　ｔをホールドする。このホールドされた
出力電圧ＶｏｕＨＤ信号成分は、【３の期間１１２に依
存し、その値は％（’ＤＩ−ちいｔ２７ＣとなるＯ１４
の期間］１３が過ぎると、再びｔｌ　　の期間１１０が
繰り返される。

尚、本発明においては、第１のキャパシタ４３゜第２の
キャパシタ絽、第３のキャパシタ薗の容量については、
実施例の説明では、全て等しいとして説明したが第１の
キャパシタ４　と第３のキャパシタ薗の容量が等しけれ
ば、本発明によるアナログ乗算器は正常に動作する。

以上、述べた様に本発明によれば同一特性を有する２個
の−ＳＦ鯉、２個のリセット薯積分器。

２ｍｌのスイッチ、及び１個のキャパシタで高性能アナ
ログ乗算器を得ることができる。また、績凋プロセスで
は、キャパシタを容易に作ることができ、更に、これら
のキャパシタの比は非常に正確にコントロールすること
ができる。従って、本発明を用いることにより、アナロ
グ乗算器の全ＩＣ化を可能ならしめる。更に、従来Ｏも
ＯＫ比べ演算増幅器の数も少なく、い唯そう小部で低消
費電力化が可能となる。

以上の説明において積分器として、演算増幅器、１＠の
キャパシタと、１個のリセｔトスイψチから成る構造に
ついて示したが、これは−実施例であって同一機能を有
する積分器であればいかなるものでもよい。また％Ｉ１
１のバイアス電圧−１第２のバイアス電圧−の電圧値に
ついては、第１の入力信号電圧ｖ１．第２の入力信号電
圧Ｖ、が印加すｔｔ、”ｃもｆＫＫＩＯ３ＭＯ８１’ｌ
ｆｌ’　１　、　＠　２　ＯＭＯ８１Ｍｒ　２が一２１
極着領ばて動作する様な条件を満たしておればよい。

＊＜５ｔｉＡｌの入力信号電圧■□　としてパルス状信
号を、第２の入力信号電圧４　として直流の場合につい
て説明したが、いずれも一般の交流信号電圧であっても
かまわない。また、スイッチの導通。

非導通のタイミングについては、スイッチ―、４１が非
導通６ら導通になり、次にスイッチ０．４１が非導通か
ら導通になり、次にスイッチ４４，４９が導通から非導
通になり、最彼にスイッチ０，４１　　が導通から非導
通になる場合について説明したが、スイψチ舗、４９が
導通から非導通になり、次にスイψチ荀、４１が導通か
ら非導通になる条件を満足しておれば、いかなるタイミ
ングでもかまわない。

【図面の簡単な説明】

絡１図は、２個ＯＭ２Ｓ）ｂ−を用いたアナログ乗算器
の動作原理を説明するための図で、１．２は２個のＭＯ
８Ｆ胛、３は出力（ロ）路、１６はＩＩＩ、１のバイア
ス電圧Ｋｉｎ畳された第１の入力信号電圧の入力端子、
１８　　は第２のバイアス電圧に重畳された第２の入力
信号電圧の入力端子、１９は、Ｍ２のバイアス電圧入力
端子、１７　　は、＠１のバイアス−圧入力端子、加は
、アナログ乗算器の出力端子であるＯ 謝２図は、２個の鯨摺ＦＷＩ”を用いたアナログ乗算器
の従乗例を示した図で、破線で囲まれた領域３は、第１
図における出力回路である。演算項−器２　と抵抗ｎ、
演算増物器乞　と抵抗必　は、それぞれ第１の電流−圧
変換器、第２０電流電圧変換器を、演算項−６２５と抵
抗２６．２７，３．２９は減算器を構成する。 ｊｌＩ３図は、本発明による２１１１のＭＯＳ　Ｆ胛を
用いたアナログ乗算◆Ｏ＃造の１実施例である６演算項
幅器４２．キャパシタ６、とスイッチ舗、及び演算増輪
器４７゜ 第４図は、第３図に示した本発明の１実施例の一作厘臘
を説明するための模式図で、２Ｄｌはｊ１２の入力信号
電圧、２０２は第１の入力信号電圧、涙は、スイッチ４
４．ａを開閉するパルス、脂は、］＠１の積分器の出力
電圧、２０５はアナログ乗算器の出力電圧である。２１
０．２１１は、説明のために用いる時間の区切りで、２
１０，２１１で１クロック局期を示す。 ＃Ｉ５図は、本発明によるホールド機能を有するアナロ
グ乗算＠Ｑ）１実施例で第３因に２けるホールド嶺−を
持たないアナログ乗算器にホールド用スイνチ４Ｇ、　
４１が組み込まれている。 第６図は、本発明によ、るアナログ乗算器の駆一方法の
１実施例を説明するための図で、１０１は、４２０入力
価号電圧、１０２はｇｔの入力信号電圧、１０３はスイ
ッチ４４．４９を開閉するパルス、１０４はスイッチ４
０．４１を開閉するパルス、　１０５は第１のリセット
型反＠積分器の出力電圧、　１０６は、アナログ乗算器
の出力電圧である。１１０〜１１Ｂ　　は、説明のため
に用いる時間の区切りで、１１０〜１１３　で１クロッ
ク周期を示す。 ＃！Ｊ１図 第Ｚ目 纂３図 箒４図 亭５目 事６園

Claims (1)

1. 【特許請求の範囲】 １、　同一の特性＋ＭＴる第１のＭＯ８ｔ訂と第２０Ｍ
   （］ＦｋＴのそれぞれの一方の拡散層を共通に第１ｏｊ
   ｉ１十４Ｃ＊／ＩＮ、Ｌ、咳縞１　（ＯＭＯｂＦ）ｊ、
   ’ｒ、及びｍ第２０ｋ（Ｊ８に’ｎＴの他方の拡散層を
   それぞれ、演算項−話とスイッチと接電でｎ１成される
   第１の積分器、第２の積分器の積分入力端子に接続し、
   −１第ｌのＭ（Ｊ８に’ｈ’ｉ’のゲート及び前記第２
   のＭωｙｗｒのゲートは、それぞれ、第２の端子。 第３の端子に接続され、前記第１の積分器、及び第２の
   積分＠ｉこ設けられている基準電圧入力端子は、共辿に
   、第４の端子に接続され更に、Ｊｉｌｌの積分器の出力
   端子と、前記第２の積分器の積分入力端子との間にはｓ
   　ｖＫ　１の積分器に用いられている積分Ｗｉｔと同一
   の容量値を有する４童か設けられて８す、該第２の積分
   器の出力端子が第５の端子に接続されていることを特徴
   とするアナログ乗算器。 ２、同一の特性を有する第１のＭＯ８ＦＥ’ｌ’と第２
   のＭＯ８Ｆｋ、’Ｔのそれぞれの一方の拡散層を共通に
   第ｌの端子に接続し、Ｖ第１のｂｔｔＯ８ｙｗｒ及び第
   ２のＭＯ８Ｆｈ’Ｔの他方の拡散層をそれぞれ、＠１の
   スイッチ、第２のスイッチの一方の端子に接続し、前記
   第１のＭＯ８ｉＩ’ＨＴのゲート、及び前記＃！２のＭ
   Ｏ８ＦｎＴのゲートは、それぞれ′Ｍ２の端子、第３の
   端子に接続され、前記第１のスイッチ、及び前記第２の
   スイッチの他方の端子は、それぞれ演算増幅器とスイッ
   チと容量で梼成される第１の積分器、第２の積分器の積
   分入力端子に機銃し、該第１の積分器、及びａｋ２の積
   分器に設けられている基準電圧入力端子は、共通に第４
   の端子に接続され、良に第１の積分器の出力端子と、前
   記４２の積分器の積分入力端子との間には、該第１の積
   分器に用いられでいる積分容量と同一の容量値を有する
   容量が設けられており、該＠２の積分すの出力端子が第
   ５の端子に接続されていることを骨黴とするアナログ＊
   疼器。 ３．同一の特性を有する第１のＭＯ８ＦｉｆｌＴと第２
   のＭＯ８Ｆｂ’Ｔのそれぞれの一方の拡散層を共通に第
   １の端子に法吹し、該第１の５ｔＯ８ｊ’ＥＴ及び第２
   のＮ０８ＦＷ’ｌ’の他方の拡ｌＩ！Ｌ−をそれぞれ、
   第１のスイッチ、第２のスイッチの一方の端子に接続し
   、前記第１のＭＯＳ　ｔＩ’Ｅ１’のゲート及び前記第
   ２のＭＯＳＦＥＴのゲートｃり、それぞれ、Ｎ２の端子
   、第３の端子に接続され、前記第１のスイッチ及び前記
   第２のスイッチの他方の端子は、七′訛れ演算増幅器と
   スイッチと容量で、構成される第１の積分益、第２の積
   分器の積分入力端子に接続し、該第１の積分器。 及び該第２と積分器に設けられでいる基準電圧入力４子
   ζよ、共通に第４の端子に接続され、更に、第１の積分
   器の出力端子と、前Ｉｋ！第２の積分器の積分入力端子
   との間には、該ｔＩｒＪ１の積分連番ご用いられている
   積分容量と同−ｅ＞　郷ＩＩ−値を有する容量が設けら
   れており、該フ２の積分器の出力端子か第５の端子に接
   続されているアナログ乗算器において、第１の端子には
   、第１のバイアス電圧に重畳−には、第２のバイアス電
   圧に重畳された第２の入力信号電圧を印加し、＃ｇ３の
   端子には、第２のバイアス電圧を印加し、第４の端子に
   は、第１のバイアス電圧を印加し、第１Ｃ１積分器、及
   び第２の秋分器をリセットすると共に、第１のスイッチ
   。 及びＩＫ２のスイッチを４通状態にし、前記第１のＭＯ
   ８ＦＢ’ｌ’　、及び前記第２のＭＯ８ＦＩＴの他方の
   拡散層の電位を第４のへ子ζこ印加されている第１のバ
   イアス−圧に設定し、この後、第１の積分器、及びｔｌ
   ｌＩＪ２の積分器のリセットを解除し、第１のＭＯ８Ｆ
   ｋＴに流れる第１の電流をＩＩｆ＆１の積分器において
   秋分すると共に、第２のＭＯＳＦＥＴ　４（＠：れる第
   ２の電流を絡１の域分器の出力端子と第２の積分器の積
   分入力端子間に接続されている＃ＩｔとＮ２の積分器に
   おいて積分するか、第１の積分器の出力端子とＮ２の、
   秋分器の積分入力端子間に接続されている容量には、第
   １の積分器にようて積分される第１の電流積よる電荷が
   積分されるため、第２の積分器では、第１の電流と第２
   の電流の差に比例した量を積分し、該第２の積分器の出
   力端子、即ち、第５の端子に、第１の入力信号電圧と第
   ２の人力１ｇ号電圧の積に比例した電圧を生ぜしめ、次
   に、第ｌのスイッチ及び第２のスイッチを非導通状態に
   し、第１の積分器、第２の積分器の積分を停止させ、上
   記手順を繰り返す次のサンプリング期間まで信号をホー
   ルドすることを特徴とするアナログ乗算器の枢動方法。