JPS5831408A - 出力ポ−ト方式 - Google Patents
出力ポ−ト方式Info
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- JPS5831408A JPS5831408A JP12868481A JP12868481A JPS5831408A JP S5831408 A JPS5831408 A JP S5831408A JP 12868481 A JP12868481 A JP 12868481A JP 12868481 A JP12868481 A JP 12868481A JP S5831408 A JPS5831408 A JP S5831408A
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- Japan
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- circuit
- output port
- data
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は出力ポート方式に関し、特に、被数ビットの信
号を同時に出力する出力ポート回路から各制御対象に対
応する個数の出力ポートにデータ信号を選択的に転送す
る出力ポート方式に関し、特に、ビット単位のデータ信
号を複数個の出力ポートに供給するのに好適な出力ポー
ト方式に関するものである。
号を同時に出力する出力ポート回路から各制御対象に対
応する個数の出力ポートにデータ信号を選択的に転送す
る出力ポート方式に関し、特に、ビット単位のデータ信
号を複数個の出力ポートに供給するのに好適な出力ポー
ト方式に関するものである。
マイクロコンビエータ等を使用した装置では、各種の制
御対象にデータ信号を転送するために、所謂ラッチ付き
の出力ポートが用いられている。
御対象にデータ信号を転送するために、所謂ラッチ付き
の出力ポートが用いられている。
かかる出力ポートとして、例えばインテル社の場合、マ
イクロコンピュータｒｏｒｓｈに対してプログラマプル
周辺インター７エースｒコｊｊＡ − ｊ 、あるいは
、ｌテッグｉイクワコンピュータｌＯ参ｌに対してＩ／
Ｏエキスパンダ１２４４３というように，各マイクロコ
ンピュータに対し各々専用の入出力ポート凹路が用意さ
れている。しかしながら、こうした入出力ボート回路は
高機能の構成であるので、高価格であり、単にビット単
位のデータ信号＠ｌ”または＠０“のみを出力するため
に用いる場合には価格の点で不適当である。
イクロコンピュータｒｏｒｓｈに対してプログラマプル
周辺インター７エースｒコｊｊＡ − ｊ 、あるいは
、ｌテッグｉイクワコンピュータｌＯ参ｌに対してＩ／
Ｏエキスパンダ１２４４３というように，各マイクロコ
ンピュータに対し各々専用の入出力ポート凹路が用意さ
れている。しかしながら、こうした入出力ボート回路は
高機能の構成であるので、高価格であり、単にビット単
位のデータ信号＠ｌ”または＠０“のみを出力するため
に用いる場合には価格の点で不適当である。
また、こうした出力ポート回路は、ダビットあるいはｌ
ビットというように、複数ビットで構成されるデータ信
号を一括して出方するのに適した構成であり、例えば各
ビットごとに別個の制御対象を割り当てて使用する場合
、他の制御対象に影響を与えずに一つの制御対象の状態
のみを変えるにはマイクロコンピュータで複雑な処理を
しなければならない。すなわち、例えばｌあるいはｌビ
ットで一括して送出されるデータ信号のうちＬ８Ｂの内
容のみを＠ｌ”に変えようとする場合、マイクロコンピ
ュータでは、まず現在の出方ボートの出力状ｌＩＩをＲ
ＡＭに記憶し、その記憶内容におけるＬ８Ｂをロジカル
演算によって′″ｌ″にし、修正した＼ データ信号を再びＲ旗に記憶してから出方ボート＼ に出力する、というように複雑な処理をしなければなら
ない。従って、このような使い方をしたときは、１ｗグ
ッムのステップ数が増加し、またシーの番地も余分に使
用しなければならなくなる。
ビットというように、複数ビットで構成されるデータ信
号を一括して出方するのに適した構成であり、例えば各
ビットごとに別個の制御対象を割り当てて使用する場合
、他の制御対象に影響を与えずに一つの制御対象の状態
のみを変えるにはマイクロコンピュータで複雑な処理を
しなければならない。すなわち、例えばｌあるいはｌビ
ットで一括して送出されるデータ信号のうちＬ８Ｂの内
容のみを＠ｌ”に変えようとする場合、マイクロコンピ
ュータでは、まず現在の出方ボートの出力状ｌＩＩをＲ
ＡＭに記憶し、その記憶内容におけるＬ８Ｂをロジカル
演算によって′″ｌ″にし、修正した＼ データ信号を再びＲ旗に記憶してから出方ボート＼ に出力する、というように複雑な処理をしなければなら
ない。従って、このような使い方をしたときは、１ｗグ
ッムのステップ数が増加し、またシーの番地も余分に使
用しなければならなくなる。
また、ｒｏｒｚｈの゛ようにＩ ／ Ｏ命令が絶対番地
指定のアドレシングモードしか有しないマイクロコンピ
ュータにおいて、ビット単位のデータ信号を多数の出力
ポートに送出、する必要がある場合には、例えばｌビッ
トから成る出力ポートを多数用い、それら出力ポートの
各々−に対してＩ１０命令の絶対番地を変えなければな
らないから、それだけプログラムステップ数が増加する
ことにもなる。
指定のアドレシングモードしか有しないマイクロコンピ
ュータにおいて、ビット単位のデータ信号を多数の出力
ポートに送出、する必要がある場合には、例えばｌビッ
トから成る出力ポートを多数用い、それら出力ポートの
各々−に対してＩ１０命令の絶対番地を変えなければな
らないから、それだけプログラムステップ数が増加する
ことにもなる。
本発明の目的は、上述の欠点を解決°し、複数ビットの
信号を同時に出力する出力ポート回路から各制御対象に
対応する個数の出力ポートへデータ信号を簡単に転送し
うるようにし、特にビット単位のデータ信号の授受に好
適な出力ボート方式を提供することにある。
信号を同時に出力する出力ポート回路から各制御対象に
対応する個数の出力ポートへデータ信号を簡単に転送し
うるようにし、特にビット単位のデータ信号の授受に好
適な出力ボート方式を提供することにある。
以下、図面により本発明の詳細な説明する。 ゛第ｔ
（ｇは本発明出力ボート方式の構成の一例を示し、ここ
にｌは複数ビットの信号を同時に出力する出力ポート回
路、λはアドレスデコーダ、３はデータラッテ信号ＤＬ
８のタイミングでデータ信号Ｄ８をラッテするラッチ回
路、事は各ラッチ回 “路３の出力端で、これら出方端
ダが各制御対象に対応する出力ポートとなる。ｊはスト
ローブ信号発生回路である。出方ポー２ト回路ｌからは
、各出力ボート参のうちの一つを指定する複数ビット構
成１例えば４ビツトのアドレス信号Ａ８および当該出力
ポート参に転送すべき、例えばｌビット単位で構成され
ているデータ信号Ｄｓを発生させる。
（ｇは本発明出力ボート方式の構成の一例を示し、ここ
にｌは複数ビットの信号を同時に出力する出力ポート回
路、λはアドレスデコーダ、３はデータラッテ信号ＤＬ
８のタイミングでデータ信号Ｄ８をラッテするラッチ回
路、事は各ラッチ回 “路３の出力端で、これら出方端
ダが各制御対象に対応する出力ポートとなる。ｊはスト
ローブ信号発生回路である。出方ポー２ト回路ｌからは
、各出力ボート参のうちの一つを指定する複数ビット構
成１例えば４ビツトのアドレス信号Ａ８および当該出力
ポート参に転送すべき、例えばｌビット単位で構成され
ているデータ信号Ｄｓを発生させる。
アドレス信号Ａ８ Ｋ−アドレスデコーダコおよびスト
ローブ信号発生回路ｊＫ供給し、データ信号ＤＢをスト
ループ信号発生回路！および各ラッチ回路ＪＫ並列に供
給する。アドレスデコーダλからはストループ信号Ｓｓ
の発生に応動し、アドレス信号によって選択されたーっ
のラッチ回路３にデータラッテ信号ＤＬ８を供給し、当
該ラッチ回路Ｊにそのときのデータ信号Ｄ８をラッチさ
せる。
ローブ信号発生回路ｊＫ供給し、データ信号ＤＢをスト
ループ信号発生回路！および各ラッチ回路ＪＫ並列に供
給する。アドレスデコーダλからはストループ信号Ｓｓ
の発生に応動し、アドレス信号によって選択されたーっ
のラッチ回路３にデータラッテ信号ＤＬ８を供給し、当
該ラッチ回路Ｊにそのときのデータ信号Ｄ８をラッチさ
せる。
これにより出力ポート回路ｌからのデータ信号Ｄ８はア
ドレス信号Ａ８によって選択された一つのラッチ回路Ｊ
の出力ボート参に転送されることとなる。１ｇ１図の回
路配置の動作管第λ図を参照し□て説明するに、まず、
出力ポート回路ｌのアドレス信号Ａ８およびデータ信号
Ｄ８の少なくとも一方が変化したとする。ストローブ信
号発生回路ｊはこの変化に応動し、データ信号Ｄ８．お
よびアドレス信号Ａ８が十分に安定す、るに必要な遅れ
時間Ｔ／が経過した後、ス）ａ−プ信号Ｂ８を発生する
。
ドレス信号Ａ８によって選択された一つのラッチ回路Ｊ
の出力ボート参に転送されることとなる。１ｇ１図の回
路配置の動作管第λ図を参照し□て説明するに、まず、
出力ポート回路ｌのアドレス信号Ａ８およびデータ信号
Ｄ８の少なくとも一方が変化したとする。ストローブ信
号発生回路ｊはこの変化に応動し、データ信号Ｄ８．お
よびアドレス信号Ａ８が十分に安定す、るに必要な遅れ
時間Ｔ／が経過した後、ス）ａ−プ信号Ｂ８を発生する
。
なお、ストローブ信号ＳＳはラッテ回路Ｊがデータ信号
Ｄ８をラッテするのに必要かつ十分な時間！コだけ持続
させる。ストローブ信号８８が供給されるとアドレスデ
コーダコはデータラッテ信号ＤＬ８を出力し、この信号
ＤＬ８を受けて、ラッチ回路３の中のアドレス信号Ａ８
で選択されたラッチ回路Ｊはデータ信号Ｄ８をラッテす
る・なお・第２図に示したように−、ストローブ信号８
８の遅れ時間がＴ／ 、データラッテ信号ＤＬ８のパル
ス幅が！コである場合、データ転送の間隔はＴ／ ＋
Ｔ２より長くする必要がある。
Ｄ８をラッテするのに必要かつ十分な時間！コだけ持続
させる。ストローブ信号８８が供給されるとアドレスデ
コーダコはデータラッテ信号ＤＬ８を出力し、この信号
ＤＬ８を受けて、ラッチ回路３の中のアドレス信号Ａ８
で選択されたラッチ回路Ｊはデータ信号Ｄ８をラッテす
る・なお・第２図に示したように−、ストローブ信号８
８の遅れ時間がＴ／ 、データラッテ信号ＤＬ８のパル
ス幅が！コである場合、データ転送の間隔はＴ／ ＋
Ｔ２より長くする必要がある。
次に、第３図に示す具体的回路例により【さらに詳細に
説明する。〃は出力ボートＮ路で、ここからデータ信号
Ｄ８ 、複数ビット、例えばムＱ〜Ａｊの４ビツトで構
成されるアドレス信号Ａ８および全ての出力ポートのレ
ベルを＠Ｏｍにするためのクリア信号Ｃ８が出力される
。クリア信号Ｃ８は出力ポートの初期化を行うのに非常
に便利である。
説明する。〃は出力ボートＮ路で、ここからデータ信号
Ｄ８ 、複数ビット、例えばムＱ〜Ａｊの４ビツトで構
成されるアドレス信号Ａ８および全ての出力ポートのレ
ベルを＠Ｏｍにするためのクリア信号Ｃ８が出力される
。クリア信号Ｃ８は出力ポートの初期化を行うのに非常
に便利である。
ストローブ信号発生回路は、Ｊ／ −Ｈのインバータ回
路（例えばテキサスインスッルメンツ社標準’ｒ’Ｉ’
Ｌ７参Ｌ８０ｇ ） 、抵抗Ｒ／〜Ｒ７、コンデンサＣ
／〜Ｃ７，２入力排他論理和ゲ一ト回路ダ／〜＃７（例
えばテキサスインスツルメンツ社標準ＴＴＬ７＃Ｌ８ｆ
ｔ ）およびＮＡＮＤゲート回路ｊ１７（例えばテキサ
スインスツルメンツ社標準ＴＴＬ７瞑ＬＳＪ１７ ）で
構成される。
路（例えばテキサスインスッルメンツ社標準’ｒ’Ｉ’
Ｌ７参Ｌ８０ｇ ） 、抵抗Ｒ／〜Ｒ７、コンデンサＣ
／〜Ｃ７，２入力排他論理和ゲ一ト回路ダ／〜＃７（例
えばテキサスインスツルメンツ社標準ＴＴＬ７＃Ｌ８ｆ
ｔ ）およびＮＡＮＤゲート回路ｊ１７（例えばテキサ
スインスツルメンツ社標準ＴＴＬ７瞑ＬＳＪ１７ ）で
構成される。
Ｊ／、Ｒ／、ＣＩ、≠７の回路を例にして動作を説明す
る。例えば、Ｖが１０１から′″ｌ＃に変化したとする
。変化前の定常状態では、排他論理和回路＃ｌの入力は
、直結されている方が＠０”、インバータＪ／を経由し
たものが“ｌ”になっており、排他論理和回路Ｖの、出
力は＠／”である。このような状態からビットＡ！が＠
０”から＠ｌ”に変わっても、インバータＪ／には抵抗
Ｒ／およびコンデンサ（／で構成された遅延回路が接続
されているので、この遅延回路の出力は時間〒たけ論理
レベル“ｌ”の状態が続く。従って、時間Ｔの間、排他
論理和回路−／の入力が＠ ｔ ｍ 、 ＠ ／”と
なり、その出力は“Ｏ”Ｋなる。
る。例えば、Ｖが１０１から′″ｌ＃に変化したとする
。変化前の定常状態では、排他論理和回路＃ｌの入力は
、直結されている方が＠０”、インバータＪ／を経由し
たものが“ｌ”になっており、排他論理和回路Ｖの、出
力は＠／”である。このような状態からビットＡ！が＠
０”から＠ｌ”に変わっても、インバータＪ／には抵抗
Ｒ／およびコンデンサ（／で構成された遅延回路が接続
されているので、この遅延回路の出力は時間〒たけ論理
レベル“ｌ”の状態が続く。従って、時間Ｔの間、排他
論理和回路−／の入力が＠ ｔ ｍ 、 ＠ ／”と
なり、その出力は“Ｏ”Ｋなる。
時間でか経過した後は、入力が１１”、′Ｏ”となり、
排他論理和回路ｑの出力は再び＠ｌ”になる。Ａｊのレ
ベルが′″ｌ′″から＠Ｏ′″に変化するときも、時間
Ｔの間だけ排他論理和回路ｑの出力は＠０” Ｋなる。
排他論理和回路ｑの出力は再び＠ｌ”になる。Ａｊのレ
ベルが′″ｌ′″から＠Ｏ′″に変化するときも、時間
Ｔの間だけ排他論理和回路ｑの出力は＠０” Ｋなる。
すなわち、３１． Ｒ／、 ＣＩ、 ＩＩ／で構成され
る回路は、入力信号Ａ！の変化を検知して、時間Ｔの間
だけ信号＠Ｏ′″を出力する、という働きをする。ｑ〜
４の各排他論理和回路を含む各回路も同様の動作をし、
排他論理和回路４１’／−１７の出力は、アドレス信号
Ａ８の各ピッ） ＡＯ−Ａｊおよびデータ信号Ｄ８の変
化を検知する信号となる。これらの信号を、ＮＡＮＤゲ
ート回路ｙに供給することにより、ＡＯ〜Ａｊから成る
アドレス信号Ａ８およびデータ信ｇＤ８の少、なくとも
一方が変化した場合Ｋ、ＮＡＮＤゲート回路〃の出力は
、上記時間Ｔたけ１１ｍＫなる。このＮＡＮＤゲート回
路〃の出力かストローブ信号ＳＳになる。アドレスデコ
ーダｔｏ （例えばテキサスインスツルメンツ社標準Ｔ
ＴＬ７４！ＬＩ９／＃）は、このストローブ信号ｓ８が
Ｇｌ端子に加えられ値によらて定められる７つを°０”
にする。ＹＯ〜Ｙ７の出力信号はアドレサプルラッテ回
路７／〜７ｒ（例えばテキサスイ／スッルメンツ社標準
’Ｉ’ＴＬ７１１Ｌ８ＪｊＦ ）のＧ端子に供給されて
おり、アドレサプルラツテ回路７１〜７ｒのうち、その
Ｇ端子のレベルが＠０”になったものは、アドレス久方
端子ム。
る回路は、入力信号Ａ！の変化を検知して、時間Ｔの間
だけ信号＠Ｏ′″を出力する、という働きをする。ｑ〜
４の各排他論理和回路を含む各回路も同様の動作をし、
排他論理和回路４１’／−１７の出力は、アドレス信号
Ａ８の各ピッ） ＡＯ−Ａｊおよびデータ信号Ｄ８の変
化を検知する信号となる。これらの信号を、ＮＡＮＤゲ
ート回路ｙに供給することにより、ＡＯ〜Ａｊから成る
アドレス信号Ａ８およびデータ信ｇＤ８の少、なくとも
一方が変化した場合Ｋ、ＮＡＮＤゲート回路〃の出力は
、上記時間Ｔたけ１１ｍＫなる。このＮＡＮＤゲート回
路〃の出力かストローブ信号ＳＳになる。アドレスデコ
ーダｔｏ （例えばテキサスインスツルメンツ社標準Ｔ
ＴＬ７４！ＬＩ９／＃）は、このストローブ信号ｓ８が
Ｇｌ端子に加えられ値によらて定められる７つを°０”
にする。ＹＯ〜Ｙ７の出力信号はアドレサプルラッテ回
路７／〜７ｒ（例えばテキサスイ／スッルメンツ社標準
’Ｉ’ＴＬ７１１Ｌ８ＪｊＦ ）のＧ端子に供給されて
おり、アドレサプルラツテ回路７１〜７ｒのうち、その
Ｇ端子のレベルが＠０”になったものは、アドレス久方
端子ム。
Ｂ、Ｃで指定されたラッチ回路に、データ入力端子りに
加えられたデータ信号Ｄ８１にラッチする〇このラッチ
回路の各々の出力端子ＱＯ−Ｑ７が各制御対象に対応す
る出力ポートとなる。
加えられたデータ信号Ｄ８１にラッチする〇このラッチ
回路の各々の出力端子ＱＯ−Ｑ７が各制御対象に対応す
る出力ポートとなる。
具体的な例として、インテル社のワンチップ！イｐａコ
ンビエータのポー） Ｐ／から各出カポ−） ＱＯ−Ｑ
７にデータを転送する場合について親切する。ボートＰ
／の各ボートには下記のように各信号を割り当てるもの
とする。
ンビエータのポー） Ｐ／から各出カポ−） ＱＯ−Ｑ
７にデータを転送する場合について親切する。ボートＰ
／の各ボートには下記のように各信号を割り当てるもの
とする。
例えば、アドレナブルラツテ回路７ｊのＱ７に“ｌ”を
出力する場合には、ボー） Ｐ／に（ＭＯＢ） ｔ
ｔ ｏ ｔ ｔ ｔ ｔ を全てのＱＯ
アドレス信号 Ｑ７のアト データ〜Ｑ７ｔ−＠０”
ラッテ（９）路 レス 信号Ｄ８にしたいと
７ｊのアト きのみ１ｆ レス にする。
出力する場合には、ボー） Ｐ／に（ＭＯＢ） ｔ
ｔ ｏ ｔ ｔ ｔ ｔ を全てのＱＯ
アドレス信号 Ｑ７のアト データ〜Ｑ７ｔ−＠０”
ラッテ（９）路 レス 信号Ｄ８にしたいと
７ｊのアト きのみ１ｆ レス にする。
とい５データを出力するだけでよい。丁なゎち′、ＭＯ
Ｖ Ａ 、 ＠ ／１０／／／／ ＢＯＵＴ
Ｌ Ｐ／ 、ム というプログラムを実行するのみで、アドレサプルラツ
テ回路７ｊの出カポ−） Ｑ７にデータ信号ＤＢ”／”
を転送することができる。
Ｖ Ａ 、 ＠ ／１０／／／／ ＢＯＵＴ
Ｌ Ｐ／ 、ム というプログラムを実行するのみで、アドレサプルラツ
テ回路７ｊの出カポ−） Ｑ７にデータ信号ＤＢ”／”
を転送することができる。
以上説明したように、本発明によれば、従来のマイクロ
コンピュータをそのまま、すなわちその出力ポート回路
やアキュムレータ等を何ら変更することなく使用し、こ
れに若干の（ロ）路を付加するのみで従来の方式よりは
るかに容易に、各制御対象に対応する各出方ポ２−トヘ
ビット単位等のデータ信号音選択的に転送することがで
餘る。また、本発明によれば、アキュムレータの内容を
書き換えることによって各個別の出力ポートのアドレス
を選択することができ、等測的にアキュムレータの内容
によるインデックスアドレクシングとみな丁ことかでき
、プロゲラｉングが、容易になる。
コンピュータをそのまま、すなわちその出力ポート回路
やアキュムレータ等を何ら変更することなく使用し、こ
れに若干の（ロ）路を付加するのみで従来の方式よりは
るかに容易に、各制御対象に対応する各出方ポ２−トヘ
ビット単位等のデータ信号音選択的に転送することがで
餘る。また、本発明によれば、アキュムレータの内容を
書き換えることによって各個別の出力ポートのアドレス
を選択することができ、等測的にアキュムレータの内容
によるインデックスアドレクシングとみな丁ことかでき
、プロゲラｉングが、容易になる。
なお、本発明における出力ポート４！（第３図ではＱＯ
−Ｑ７ ）を、例えばコ個あるいは３ｇｉ使用すれば、
制御対象に供給すべきデータ信号かλビット単位あるい
は３ビット単位等で構成される場合にも本発明を適用し
うろこと勿論である。
−Ｑ７ ）を、例えばコ個あるいは３ｇｉ使用すれば、
制御対象に供給すべきデータ信号かλビット単位あるい
は３ビット単位等で構成される場合にも本発明を適用し
うろこと勿論である。
第１図は本発明出力ボート方式の構成の一例を示すブロ
ック図、第２図は第１図の各部の信号の関係を示すタイ
ムチャート、第３図は本発明の具体的回路例を示す回路
図である。 ｌ・・・出力ポート回路、 コ・・・アドレスデコ
ーダ、Ｊ・・・ラッチ回路、 ダ・・・出力ポー
ト、ｊ−・・ストレープ信号発生回路、 〃・・・出力ポート回路、 Ｊ／〜Ｊ７−・・イン
バータ、Ｕ−Ｃ−一排他論理和回路、 ｙ・−ＮＡＮＤゲート回路、 Ｖ・・−アドレスデコ
ーダ、７１〜７１・・・ラッテ回路◇
ック図、第２図は第１図の各部の信号の関係を示すタイ
ムチャート、第３図は本発明の具体的回路例を示す回路
図である。 ｌ・・・出力ポート回路、 コ・・・アドレスデコ
ーダ、Ｊ・・・ラッチ回路、 ダ・・・出力ポー
ト、ｊ−・・ストレープ信号発生回路、 〃・・・出力ポート回路、 Ｊ／〜Ｊ７−・・イン
バータ、Ｕ−Ｃ−一排他論理和回路、 ｙ・−ＮＡＮＤゲート回路、 Ｖ・・−アドレスデコ
ーダ、７１〜７１・・・ラッテ回路◇
Claims (1)
- 複数ビットの信号を同時に出力する出力ポート回路から
各制御対象に対応する個数の出力ポートへデータ信号を
選択的に転送する出力ポート方式において、前記出力ポ
ートの各々はラッチ回路を有し、前記データ信号をｍ配
うッテ回路に並列に供給し、前記出力ポート回路から前
記ラッチ回路の一つを選択するアドレス信号を発生させ
、前、＃７３アドレス信号およびデータ信号の少なくと
も一方に変化があったときにストローブ信号を発生させ
、当該ストローブ信号の発生に応動して、前記変化した
アドレス信号によって新たに選択された一つのラッチ回
路または前記データ信号が変化した際のアドレス信号に
よって選択された一つのラッチ回路に、データ２ツテ信
号を供給するようにしたことを特徴とする出力ポート方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12868481A JPS5831408A (ja) | 1981-08-19 | 1981-08-19 | 出力ポ−ト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12868481A JPS5831408A (ja) | 1981-08-19 | 1981-08-19 | 出力ポ−ト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831408A true JPS5831408A (ja) | 1983-02-24 |
Family
ID=14990866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12868481A Pending JPS5831408A (ja) | 1981-08-19 | 1981-08-19 | 出力ポ−ト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831408A (ja) |
-
1981
- 1981-08-19 JP JP12868481A patent/JPS5831408A/ja active Pending
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