JPS5831552A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5831552A
JPS5831552A JP56129521A JP12952181A JPS5831552A JP S5831552 A JPS5831552 A JP S5831552A JP 56129521 A JP56129521 A JP 56129521A JP 12952181 A JP12952181 A JP 12952181A JP S5831552 A JPS5831552 A JP S5831552A
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JP
Japan
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film
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sio2
semiconductor device
sio2 film
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JP56129521A
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JPH0420266B2 (ja
Inventor
Seiichi Iwamatsu
誠一 岩松
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Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H—ELECTRICITY
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  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明に半導体装置とその製Ｉ方法に係り、とりわ＃ｒ
ｊ鋳電体分峨牟導体装置とその製造方法に関する。
従来、誘電体分離半導体装ＩＩ！Ｉと丈の製造方法の代
表的なものとして、５Ｏ８（シリコン・オン・サファイ
ヤ）によるサファイヤ絶縁基板１：の単結晶８１Ｍ’ｔ
−用いた完全誘電体分離半導Ｉ４装置が、を】る。
しかし、従来のｄＯＢＫよる誘晰体分離半導体装置では
サファイヤ基板が？Ｌ４１曲であり、一般Ｊ４−１に向
かないという欠点がある。
さらに、従来の８１基板上への半４悸装置ｍ　−Ｃぼ＃
Ｓ電体分離かできす、高速性能に限界を生じるという欠
点があった。
本発明に、かかる従来技術の欠Ａｋなくシ、実測で高速
な完全８電体分離牛導体装、にとその装造方法を礎共す
ることｔ目的とする。
上記目的に達成するための本発明の基本的な横ｂｙ、は
、８１基根表面に４部分的に窓開けばれ罠Ｓ１０．膜が
形成され、該窓部およ（ｐ、；ｉｏ、楼土しくａ申結晶
Ｓ１膜が形成され、前舵窓部上しン単結晶Ｓ１膜６熱酸
化により誘電体分ｗ＃８１（ｈとして、前記下地Ｓｉ　
ＯＨＩＮけ接して、前記窓部ｒ埋め込んで形成さ才ｔ１
いる場を物像と−する。
以下、実施ｙｌ＋に沿って本発明を旺述−ｒつ。
第１１凶（ａ）〜（ｇ）に本発明による妨ボ陣号講〇−
ＭＯＢ　　ＩＣ倉製造工程１威に縦万同障ｆ圓図と（、
て／■ζしｋものである。
８１基板ｉ上に形成し友薄い８１０．祠２とその上Ｖ（
−ＣＶＤｄｌｌｌよる８１ｍＮ＊Ｍ１　ｓ　を形成し、
ホト（Ｐ、Ｒ）・エツチングに工９窓都となる部分のｄ
ｉｓＮ、膜を残してＳｉ、Ｎ、喚を除去し、該残存８ｉ
１Ｎ４膜を酸化マスクとして、熱酸化Ｖ（エリ−３１０
２膜４を厚く形成する。次いで、ＳｉＨ，の熱分循ＶＣ
よるＣＶＤ法よりＳ１膜５ｔ−基板全回に形ｔＳ、−す
るのであるが、９００℃〜１２００℃の萬搗でＣνＤｔ
行なう場ＭＫｔｊ窓部上の８１躾は単結晶ｄ１膜となり
、ｓｉｏ、Ｍｉ４上の８１膜は多結晶５ｉＩ−となるが
、５００℃〜８００℃の比較的低重で０１／Ｄｔ行なう
と窓部上も５１０ｇ膜上もいずれも多結晶８１ｍとなる
。この嚇自は績♂ピの方法による例を示した。次に表面
からＢ１膜５ヶランプにより−ＰＩ４　Ｌ事納晶化ｄｌ
い酸化ｙＪ６とｑＶＤによる”Ｌｓｋ４＋４７を形成し
、ホト・エツチングにエリ大地窓部上の１：＋１ｘＮ４
１１１１を除去し、該Ｓｉ、Ｎ、膜７を酸化マスクとし
てＳ　ｉ　Ｍ　５　ｔ−熱酸化すΣことにより窓部を埋
めｆｃｌｆ！電体分−８１０，８’ｌ形成する。以鏝に
通虜のＣ−ＭＯＳ　　工Ｃの製造方法にのっとり、Ｐウ
ェル９とＮウェル１０の′１域を形成後、ケー）１３１
０．膜１１、ゲート多結晶Ｂ１電極盲２、不純切拡赦に
よるソース・ドレイン領域１３寺を形成後、ＯＶ　Ｄ−
ＵｉＯｌ　ｐ　１４、成電爾配ｄｉ　ｔ　５　ｆ形成し
て完成する。
この様に５ｉＪｊ板を用いた完全誘電体分囁半導体装直
の製作により低コストで＾連の半導体訣瀘が提供できる
効果がある。
【図面の簡単な説明】
４１図ｈ＞〜（ｇ）は不発明による完全誘電体分離Ｃ−
ＭＯ８ＩＯの製造工ａを成型断面図を用いて示したもの
である。 １・・・Ｂｉ基板、２．６・・・薄い８１０．膜、５．
７・・・”１３膜４Ｍ、４・・・下地Ｓ１０．側、５・
・・５ｌ−１８・・・！ｌ！亀体分ｂ・；蛇５１０８．
９・・・Ｐウェル、１Ｕ・・・Ｎウェル、１１・・・ゲ
ー）ＳｉＯ１１躊、１ノ・・・ケート両種、　　１５　
・・・拡散１−１　１４　・・・　ＣＶ　　１１　　・
　Ｓ　ｉ　０１　−１１５・・・Ａｔ配−０ 以　　　上 出願人　株式会社＃肋精工舎 代理人　弁珈士琺土　　務 第１図

Claims (1)

  1. 【特許請求の範囲】 １１１　８１基板表面Ｋに部分的に窓開けされた６１０
    ゜膜が形成され、該窓部およびＢ１０ｚ　）ｌ！Ｉ上に
    は準結晶日ｉ展が形成され、前記窓部上の単結晶Ｓ１膜
    は熱１１（ｔｌｊ　り１ｌｌｌｌ１体分噌５ｉｏｔ　ト
    Ｌ、テ、ｉｌｌ　８ｒ：　下地８１０．幌と接して、前
    記窓ｍｔ埋め込んで形成されている事１ｒ特命とする半
    導体装置。 ＋２＋ｓｉ基板表面ＶＣは部分的に窓−けさｌしたＳ１
    ０．膜が形成され、該窓部およびＢ１０．膜上には単結
    晶Ｂ１膜が形成され、＠記念部上の単結晶ｓｉｇに熱酸
    化により誘電体分−８１０，として、１記下地８１０．
    膜と接してｌｌ１ｌ記窓部を埋め込んで形成さｎている
    事を％挙とする半導体装置の製造方法。
JP56129521A 1981-08-18 1981-08-18 半導体装置の製造方法 Granted JPS5831552A (ja)

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JPH0420266B2 (ja) 1992-04-02

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