JPH0420266B2 - - Google Patents
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- Publication number
- JPH0420266B2 JPH0420266B2 JP56129521A JP12952181A JPH0420266B2 JP H0420266 B2 JPH0420266 B2 JP H0420266B2 JP 56129521 A JP56129521 A JP 56129521A JP 12952181 A JP12952181 A JP 12952181A JP H0420266 B2 JPH0420266 B2 JP H0420266B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- substrate
- window
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置とその製造方法に係り、と
りわけ誘電体分離半導体装置とその製造方法に関
する。
りわけ誘電体分離半導体装置とその製造方法に関
する。
従来、誘電体分離半導体装置とその製造方法の
代表的なものとして、SOS（シリコン・オン・サ
フアイヤ）によるサフアイヤ絶縁基板上の単結晶
Si膜を用いた完全誘電体分離半導体装置がある。
代表的なものとして、SOS（シリコン・オン・サ
フアイヤ）によるサフアイヤ絶縁基板上の単結晶
Si膜を用いた完全誘電体分離半導体装置がある。
しかし、従来のSOSによる誘電体分離半導体装
置ではサフアイヤ基板が高価であり、一般用に向
かないという欠点がある。
置ではサフアイヤ基板が高価であり、一般用に向
かないという欠点がある。
さらに、従来のSi基板上への半導体装置では誘
電体分離ができず、高速性能に限界を生じるとい
う欠点があつた。
電体分離ができず、高速性能に限界を生じるとい
う欠点があつた。
本発明は、かかる従来技術の欠点をなくし、安
価で高速な完全誘電体分離半導体装置とその製造
方法を提供することを目的とする。
価で高速な完全誘電体分離半導体装置とその製造
方法を提供することを目的とする。
上記目的を達成するための本発明の基本的な構
成は、Si基板表面には部分的に窓開けされた
SiO2膜が形成され、該窓部およびSiO2膜上には
単結晶Si膜が形成され、前記窓部上の単結晶Si膜
は熱酸化により誘電体分離SiO2として、前記下
地SiO2膜と接して、前記窓部を埋め込んで形成
されている事を特徴とする。
成は、Si基板表面には部分的に窓開けされた
SiO2膜が形成され、該窓部およびSiO2膜上には
単結晶Si膜が形成され、前記窓部上の単結晶Si膜
は熱酸化により誘電体分離SiO2として、前記下
地SiO2膜と接して、前記窓部を埋め込んで形成
されている事を特徴とする。
以下、実施例に沿つて本発明を詳述する。
第１図ａ〜ｇは本発明による誘電体分離Ｃ−
MOS ICを製造工程順に縦方向断面図として示し
たものである。
MOS ICを製造工程順に縦方向断面図として示し
たものである。
Si基板１上に形成した薄いSiO2膜２とその上
にCVD法によるSi3N4膜３を形成し、ホト（P.
R）・エツチングにより窓部となる部分のSi3N4膜
を残してSi3N4膜を除去し、該残存Si3N4膜を酸
化マスクとして、熱酸化によりSiO2膜４を厚く
形成する。次いで、SiH4の熱分解によるCVD法
によりSi膜５を基板全面に形成するのであるが、
900℃〜1200℃の高温でCVDを行なう場合には窓
部上のSi膜は単結晶Si膜となり、SiO2膜上のSi膜
は多結晶Si膜となるが、500℃〜800℃の比較的低
温でCVDを行なうと窓部上もSiO2膜上もいずれ
も多結晶Si膜となる。この場合は後記の方法によ
る例を示した。次に表面からSi膜５をランプによ
り融解し単結晶化後薄い酸化膜６とCVDによる
Si3N4膜７を形成し、ホト・エツチングにより大
地窓部上のSi3N4膜を除去し、該Si3N4膜７を酸
化マスクとしてSi膜５を熱酸化することにより窓
部を埋めた誘電体分離SiO2８を形成する。これ
により、単結晶Si膜に設けられる素子は基板から
完全に分離され、その素子同士も分離される。さ
らに、誘電体分離SiO2８と素子表面が平坦化さ
れ、その後の配線層の形成において、配線の断線
の可能性が小さくなる。従つて、半導体装置の微
細化に有利であり、キヤパシタンスの減少による
高速動作が可能となり、高信頼化を図ることがで
きる。以後は通常のＣ−MOS ICの製造方法にの
つとり、Ｐウエル９とＮウエル１０の領域を形成
後、ゲートSiO2膜１１、ゲート多結晶Si電極１
２、不純物拡散によるソース・ドレイン領域１３
等を形成後、CVD・SiO2膜１４、Al電極配線１
５を形成して完成する。
にCVD法によるSi3N4膜３を形成し、ホト（P.
R）・エツチングにより窓部となる部分のSi3N4膜
を残してSi3N4膜を除去し、該残存Si3N4膜を酸
化マスクとして、熱酸化によりSiO2膜４を厚く
形成する。次いで、SiH4の熱分解によるCVD法
によりSi膜５を基板全面に形成するのであるが、
900℃〜1200℃の高温でCVDを行なう場合には窓
部上のSi膜は単結晶Si膜となり、SiO2膜上のSi膜
は多結晶Si膜となるが、500℃〜800℃の比較的低
温でCVDを行なうと窓部上もSiO2膜上もいずれ
も多結晶Si膜となる。この場合は後記の方法によ
る例を示した。次に表面からSi膜５をランプによ
り融解し単結晶化後薄い酸化膜６とCVDによる
Si3N4膜７を形成し、ホト・エツチングにより大
地窓部上のSi3N4膜を除去し、該Si3N4膜７を酸
化マスクとしてSi膜５を熱酸化することにより窓
部を埋めた誘電体分離SiO2８を形成する。これ
により、単結晶Si膜に設けられる素子は基板から
完全に分離され、その素子同士も分離される。さ
らに、誘電体分離SiO2８と素子表面が平坦化さ
れ、その後の配線層の形成において、配線の断線
の可能性が小さくなる。従つて、半導体装置の微
細化に有利であり、キヤパシタンスの減少による
高速動作が可能となり、高信頼化を図ることがで
きる。以後は通常のＣ−MOS ICの製造方法にの
つとり、Ｐウエル９とＮウエル１０の領域を形成
後、ゲートSiO2膜１１、ゲート多結晶Si電極１
２、不純物拡散によるソース・ドレイン領域１３
等を形成後、CVD・SiO2膜１４、Al電極配線１
５を形成して完成する。
この様にSi基板を用いた完全誘電体分離半導体
装置の製作により低コストで高速であり、高集積
化が容易な半導体装置を提供できる効果がある。
装置の製作により低コストで高速であり、高集積
化が容易な半導体装置を提供できる効果がある。
第１図ａ〜ｇは本発明による完全誘電体分離Ｃ
−MOS ICの製造工程を従型断面図を用いて示し
たものである。 １…Si基板、２，６…薄いSiO2膜、３，７…
Si3N4膜、４…下地SiO2膜、５…Si膜、８…誘電
体分離SiO2、９…Ｐウエル、１０…Ｎウエル、
１１…ゲートSiO2膜、１２…ゲート電極、１３
…拡散層、１４…CVD・SiO2膜、１５…Al配線。
−MOS ICの製造工程を従型断面図を用いて示し
たものである。 １…Si基板、２，６…薄いSiO2膜、３，７…
Si3N4膜、４…下地SiO2膜、５…Si膜、８…誘電
体分離SiO2、９…Ｐウエル、１０…Ｎウエル、
１１…ゲートSiO2膜、１２…ゲート電極、１３
…拡散層、１４…CVD・SiO2膜、１５…Al配線。
Claims (1)
- １ Si基板表面の所望の部分に窓開けされた第１
のSiO2膜を形成する工程、前記Si基板上及び前
記第１のSiO2膜上に前記Si基板と前記第１の
SiO2膜の表面の形状を反映した凸凹な表面を持
つ単結晶Si膜を形成する工程、前記第１のSiO2
膜上に酸化されずに残る前記単結晶Si膜の表面と
平坦化された表面形状をなすように、前記第１の
SiO2膜の窓開けされた部分の前記Si基板上の前
記単結晶Si膜を熱酸化して、前記第１のSiO2膜
と接して存在する第２のSiO2膜を形成する工程
を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129521A JPS5831552A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129521A JPS5831552A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831552A JPS5831552A (ja) | 1983-02-24 |
| JPH0420266B2 true JPH0420266B2 (ja) | 1992-04-02 |
Family
ID=15011552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129521A Granted JPS5831552A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831552A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2547954B1 (fr) * | 1983-06-21 | 1985-10-25 | Efcis | Procede de fabrication de composants semi-conducteurs isoles dans une plaquette semi-conductrice |
| JPS6038830A (ja) * | 1983-08-12 | 1985-02-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| DE69209678T2 (de) * | 1991-02-01 | 1996-10-10 | Philips Electronics Nv | Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2415459A1 (de) * | 1973-04-09 | 1974-10-24 | Xerox Corp | Bilderzeugungsverfahren |
| JPS5673697A (en) * | 1979-11-21 | 1981-06-18 | Hitachi Ltd | Manufacture of single crystal thin film |
-
1981
- 1981-08-18 JP JP56129521A patent/JPS5831552A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5831552A (ja) | 1983-02-24 |
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