JPS583198A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS583198A JPS583198A JP56101588A JP10158881A JPS583198A JP S583198 A JPS583198 A JP S583198A JP 56101588 A JP56101588 A JP 56101588A JP 10158881 A JP10158881 A JP 10158881A JP S583198 A JPS583198 A JP S583198A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- signal
- defective
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は各メモリセルの良、不良を判定し、不良の場
合には良品のものと交換するように回路修正を行なうこ
とによって良品率を高めるようにした半導体記憶装置に
関する。
合には良品のものと交換するように回路修正を行なうこ
とによって良品率を高めるようにした半導体記憶装置に
関する。
半導体記憶装置（以下単にメモリと略称する）ではたと
え１ビツトのメモリセルのみが不良であっても不良品と
なる。そこでメモリセルの数の極めて多い大容量メモリ
では、主記憶部と予備記憶部のように二つの記憶部を設
けることが一般的である。このメモリは、製造時では主
記憶部内のメモリセルが使用されるような配線状態とし
ておき、このメモリの完成後に上記主記憶部内のすべて
のメモリセルの良、不良を判定し、不良のメモリセルが
あれば配線を変更することによってこのメモリセルを予
備記憶部内の良品のメモリセルと交換して、本来では不
良品となるメモリを回路修正によって良品化するもので
ある。
え１ビツトのメモリセルのみが不良であっても不良品と
なる。そこでメモリセルの数の極めて多い大容量メモリ
では、主記憶部と予備記憶部のように二つの記憶部を設
けることが一般的である。このメモリは、製造時では主
記憶部内のメモリセルが使用されるような配線状態とし
ておき、このメモリの完成後に上記主記憶部内のすべて
のメモリセルの良、不良を判定し、不良のメモリセルが
あれば配線を変更することによってこのメモリセルを予
備記憶部内の良品のメモリセルと交換して、本来では不
良品となるメモリを回路修正によって良品化するもので
ある。
ところで上記主記憶部内のメモリセルの良。
不良判定、交換は、従来では外部テスト装置を用いるこ
とによって行なっている。しかしながらこの外部テスト
装置は価格が極めて高価であるため、従来では、メモリ
セルの良、不良判定およびメモリセルの交換処理に要す
るコストが高価となる欠点がある。
とによって行なっている。しかしながらこの外部テスト
装置は価格が極めて高価であるため、従来では、メモリ
セルの良、不良判定およびメモリセルの交換処理に要す
るコストが高価となる欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリセルからなる主記憶部と予備
記憶部とを備え主記憶部内の不良のメモリセルを予備記
憶部内の良品と交換するような半導体記憶装置において
、メモリセルの良、不良の判定および交換処理に要する
コストを安価とすることができる半導体記憶装置を提供
することにある。
あり、その目的は、メモリセルからなる主記憶部と予備
記憶部とを備え主記憶部内の不良のメモリセルを予備記
憶部内の良品と交換するような半導体記憶装置において
、メモリセルの良、不良の判定および交換処理に要する
コストを安価とすることができる半導体記憶装置を提供
することにある。
以下図面を参照してこの発明の一実施例を説明する。第
１図において１は複数のメモリセルからなるデータ記憶
部であり、このデータ記憶部１は主記憶部ＩＡと予備記
憶部ＩＢとから構成されている。上記データ記憶部１内
の主記憶部ＩＡおよび予備記憶部ＩＢとは、グログラマ
ブルＲＯＭによって構成されたアドレスデコーダ２によ
ってアドレス指定されるようになっているが、製造後の
段階では主記憶部ＩＡ内のメモリセルのみがアドレス指
定されるようにアドレスデコーダ２がグロダラムされて
いる。また３は通常のデータ書き込み時および読み出し
時に上記アドレスデコーダ２にアドレス信号を与えるだ
めのアドレス信号線であり、４は上記アドレスデコーダ
２によってアドレス指定されるデータ記１意部１内のメ
モリセルに書き込むだめのあるいはメモリセルから読み
出されるデータを伝達するためのデータ線である。そし
て上記データ記憶部１とアドレスデコーダ２には外部か
らの電源電圧ｖｃｃが直接与えられるようになっている
。上記データ記憶部１とアドレスデコーダ２とで通常の
メモリ（半導体記憶装置）を構成するが、この発明のメ
モリではこの他にアドレスカウンタ５、データ発生回路
６、データ比較回路７、電源切り離し回路８、制御回路
９およびフーーズ１０からなるテスト制御回路１１を設
け、このテスト制御回路エユを上記データ記ｉ意部１お
よびアドレスデコーダ２と共に同一の集積回路内に形成
して１チツグ化するようにしたものである。そしてテス
ト制御口ＭＪＪ内のアドレスカウンタ５、データ発生回
路６、データ比較回路７、電源切り離し回路８および制
御回路９はフーーズ１０を介して上記電源電圧ｖｃｃが
与えられるようになっていて、この電圧が与えられると
それぞれ動作を開始するようになっている。
１図において１は複数のメモリセルからなるデータ記憶
部であり、このデータ記憶部１は主記憶部ＩＡと予備記
憶部ＩＢとから構成されている。上記データ記憶部１内
の主記憶部ＩＡおよび予備記憶部ＩＢとは、グログラマ
ブルＲＯＭによって構成されたアドレスデコーダ２によ
ってアドレス指定されるようになっているが、製造後の
段階では主記憶部ＩＡ内のメモリセルのみがアドレス指
定されるようにアドレスデコーダ２がグロダラムされて
いる。また３は通常のデータ書き込み時および読み出し
時に上記アドレスデコーダ２にアドレス信号を与えるだ
めのアドレス信号線であり、４は上記アドレスデコーダ
２によってアドレス指定されるデータ記１意部１内のメ
モリセルに書き込むだめのあるいはメモリセルから読み
出されるデータを伝達するためのデータ線である。そし
て上記データ記憶部１とアドレスデコーダ２には外部か
らの電源電圧ｖｃｃが直接与えられるようになっている
。上記データ記憶部１とアドレスデコーダ２とで通常の
メモリ（半導体記憶装置）を構成するが、この発明のメ
モリではこの他にアドレスカウンタ５、データ発生回路
６、データ比較回路７、電源切り離し回路８、制御回路
９およびフーーズ１０からなるテスト制御回路１１を設
け、このテスト制御回路エユを上記データ記ｉ意部１お
よびアドレスデコーダ２と共に同一の集積回路内に形成
して１チツグ化するようにしたものである。そしてテス
ト制御口ＭＪＪ内のアドレスカウンタ５、データ発生回
路６、データ比較回路７、電源切り離し回路８および制
御回路９はフーーズ１０を介して上記電源電圧ｖｃｃが
与えられるようになっていて、この電圧が与えられると
それぞれ動作を開始するようになっている。
アドレスカウンタ５は制御回路９から送られてくるノ母
ルスを順次カウントシ、このカウント値をアドレス信号
として上記アドレスデコーダ２に送る。したがってアド
レスカウンタ５がノ臂ルスを順次カウントしている時に
は、アドレスデコーダ２によって主記憶部ＩＡ内のメモ
リセルが順次アドレス指定される。
ルスを順次カウントシ、このカウント値をアドレス信号
として上記アドレスデコーダ２に送る。したがってアド
レスカウンタ５がノ臂ルスを順次カウントしている時に
は、アドレスデコーダ２によって主記憶部ＩＡ内のメモ
リセルが順次アドレス指定される。
データ発生回路６は、制御回路９の制御の下に、主記憶
部１内の各メモリセルの良、不良を判定するためのデー
タを発生し、このデータが主記憶部ＩＡに送られると共
にデータ比較回路７にも送られる。
部１内の各メモリセルの良、不良を判定するためのデー
タを発生し、このデータが主記憶部ＩＡに送られると共
にデータ比較回路７にも送られる。
上記データが送られると、主記憶部ＩＡはアドレスデコ
ーダ２によってアドレス指定されたメモリセル内にこの
データをいったん記憶し、５− 再びこのデータを読み出す。そしてこの読み出されたデ
ータはデータ比較回路７に送られる。
ーダ２によってアドレス指定されたメモリセル内にこの
データをいったん記憶し、５− 再びこのデータを読み出す。そしてこの読み出されたデ
ータはデータ比較回路７に送られる。
データ比較回路７は、制御回路９の制御の下に、データ
発生回路６からのデータと主記憶部ＩＡ内のメモリセル
から読み出されたデータとを比較することによってその
メモリセルの良。
発生回路６からのデータと主記憶部ＩＡ内のメモリセル
から読み出されたデータとを比較することによってその
メモリセルの良。
不良を判定し、この判定結果は制御回ｊ１２！９に送ら
れる。
れる。
制御回路９は上記データ比較回路７から送られてくる判
定結果に基づいて、アドレスカウンタ５にパルスを再び
送るかあるいはアドレスデコーダ２に再プログラムの指
令を送る。
定結果に基づいて、アドレスカウンタ５にパルスを再び
送るかあるいはアドレスデコーダ２に再プログラムの指
令を送る。
アドレスデコーダ２は再プログラムの指令が送られてく
ると、その直前に良、不良の判定が行なわれたメモリセ
ルが不良であるものとして再プログラムを実行し、不良
メモリセルのある行アドレスあるいは列アドレスを予備
記憶部ＩＢ内のメモリセルに対応したものと交換する。
ると、その直前に良、不良の判定が行なわれたメモリセ
ルが不良であるものとして再プログラムを実行し、不良
メモリセルのある行アドレスあるいは列アドレスを予備
記憶部ＩＢ内のメモリセルに対応したものと交換する。
したがって記憶部ＩＡ内の不良メモリセルは予備記憶部
ＩＢ内の良品のメモリセルと交換され６− ることになる。
ＩＢ内の良品のメモリセルと交換され６− ることになる。
また制御回路９は主記憶部ＩＡ内のすべてのメモリセル
に対する良、不良の判定、交換が終了すると電源切り離
し回路８に電源切り離しの指令を送る。
に対する良、不良の判定、交換が終了すると電源切り離
し回路８に電源切り離しの指令を送る。
電源切り離し回路８は電源切り離しの指令が送られてく
ると、内部に持つ電圧昇圧回路を動作させて高電圧を得
て、この高電圧を使用してフｓ、−，ｅｌＯを溶断する
ことによってテスト制御回路１１を電源電圧■ｃｏから
切シ離す。
ると、内部に持つ電圧昇圧回路を動作させて高電圧を得
て、この高電圧を使用してフｓ、−，ｅｌＯを溶断する
ことによってテスト制御回路１１を電源電圧■ｃｏから
切シ離す。
したがって外部から電源電圧ｖｃｃを与えることによっ
て、自動的に主記憶部ＩＡ内のすべてのメモリセルに対
して良、不良の判定、およびメモリの交換が行なわれる
。
て、自動的に主記憶部ＩＡ内のすべてのメモリセルに対
して良、不良の判定、およびメモリの交換が行なわれる
。
このように上記メモリはメモリセルの良、不良判定のた
めの手段、メモリセル交換のための手段を同一集積回路
内に設けた構成となっているために、個々のチ、！サイ
ズは大きくなるが大量生産の効果によって、従来のよう
に外部テスト装置を使用した場合よりも、メモリセルの
良、不良の判定および交換処理に要するコストを安価と
することができる。しかも良、不良の判定、メモリセル
の交換が終了した後はテスト制御回路ＬＬが電源から切
り離されるために、実際にこのメモリを使用する時には
余分な電力を消費することがない。
めの手段、メモリセル交換のための手段を同一集積回路
内に設けた構成となっているために、個々のチ、！サイ
ズは大きくなるが大量生産の効果によって、従来のよう
に外部テスト装置を使用した場合よりも、メモリセルの
良、不良の判定および交換処理に要するコストを安価と
することができる。しかも良、不良の判定、メモリセル
の交換が終了した後はテスト制御回路ＬＬが電源から切
り離されるために、実際にこのメモリを使用する時には
余分な電力を消費することがない。
第２図は上記電源切り離し回路８の具体的な構成図であ
る。この回路８はノーマルオン型のデイゾレッション型
ＭＯ８）ランゾスタ２１〜２５とノーマルオフ型のエン
ハンスメン）ＷＭＯ８）ランノスタ２６〜２９およびコ
ンデンサ３ｏからなる電圧昇圧回路１」と、この電圧昇
圧回路Ｌ」−の出力電圧をｆ−）入力とし一端が前記フ
ーーズ１０の一端に、他端がアース電位にそれぞれ接続
されたフーーズ溶断用のエンハンスメント型ＭＯ８）ラ
ンノスタ３２とから構成されている。
る。この回路８はノーマルオン型のデイゾレッション型
ＭＯ８）ランゾスタ２１〜２５とノーマルオフ型のエン
ハンスメン）ＷＭＯ８）ランノスタ２６〜２９およびコ
ンデンサ３ｏからなる電圧昇圧回路１」と、この電圧昇
圧回路Ｌ」−の出力電圧をｆ−）入力とし一端が前記フ
ーーズ１０の一端に、他端がアース電位にそれぞれ接続
されたフーーズ溶断用のエンハンスメント型ＭＯ８）ラ
ンノスタ３２とから構成されている。
上記構成でなる電源切り離し回路８では、第３図の波形
図に示すように、制御回路９からの指令信号Ａがｖｃｃ
レベルのときには動作せずトランジスタ３２のダートに
与えられる信号Ｅもアース（ＧＮＤ ）レベルである。
図に示すように、制御回路９からの指令信号Ａがｖｃｃ
レベルのときには動作せずトランジスタ３２のダートに
与えられる信号Ｅもアース（ＧＮＤ ）レベルである。
ところが信号Ａがアースレベルに変化すると、信号り、
信号Ｂ。
信号Ｂ。
信号Ｅ、信号Ｂ、信号Ｃ１信号Ｅの順に変化して信号Ｅ
は■。、の２倍の２ｖｃｏに昇圧される。
は■。、の２倍の２ｖｃｏに昇圧される。
このとき、信号Ｅが２ Ｖｃｃ ＋信号りがＶｃｃ ｒ
信号Ｂが０冊であり、トランジスタ２２のｒ−）電圧は
信号りに対して負の電位となるためにこのトラン・ゾス
タ２２はカットオフするだめ２ｖｏｃに昇圧された信号
Ｅがトランジスタ３２のダートに加わることになる。し
たがってフユーズ１０にはトランジスタ３２を介して大
電流が流れ、この後溶断することになる。
信号Ｂが０冊であり、トランジスタ２２のｒ−）電圧は
信号りに対して負の電位となるためにこのトラン・ゾス
タ２２はカットオフするだめ２ｖｏｃに昇圧された信号
Ｅがトランジスタ３２のダートに加わることになる。し
たがってフユーズ１０にはトランジスタ３２を介して大
電流が流れ、この後溶断することになる。
なおこの発明は上記実施例に限定されるものではなく、
たとえばフユーズ１０は単独で設ける場合について説明
したが、これはアドレスデコーダ２を構成するグログラ
マゾルＲＯＭのり？）の一つの素子をフェーズ１０の代
りに用いることもできる。また電圧昇圧回路りの構成も
第２図に示すものに限定されるものではなく種々のもの
が利用できる。
たとえばフユーズ１０は単独で設ける場合について説明
したが、これはアドレスデコーダ２を構成するグログラ
マゾルＲＯＭのり？）の一つの素子をフェーズ１０の代
りに用いることもできる。また電圧昇圧回路りの構成も
第２図に示すものに限定されるものではなく種々のもの
が利用できる。
以上説明したようにこの発明によれば、メモリセルから
なる主記憶部と予備記憶部とを備え９− たデータ記憶回路と、このデータ記憶回路と同一の集積
回路内に形成されしかもこのデータ記憶回路に与えられ
る電源によって駆動され、上記主記憶部内のすべてのメ
モリセルの良、不良を判定し、不良と判定されたメモリ
セルを上記予備記憶部内のメモリセルと交換すると共に
、上記主記憶部内のすべてのメモリセルに対する判定、
交換が終了した後に、上記電源から切り離されるテスト
制御回路とを具備したことにょシ、大量生産の効果によ
って、メモリセルの良。
なる主記憶部と予備記憶部とを備え９− たデータ記憶回路と、このデータ記憶回路と同一の集積
回路内に形成されしかもこのデータ記憶回路に与えられ
る電源によって駆動され、上記主記憶部内のすべてのメ
モリセルの良、不良を判定し、不良と判定されたメモリ
セルを上記予備記憶部内のメモリセルと交換すると共に
、上記主記憶部内のすべてのメモリセルに対する判定、
交換が終了した後に、上記電源から切り離されるテスト
制御回路とを具備したことにょシ、大量生産の効果によ
って、メモリセルの良。
不良の判定および交換処理に要するコストを安価とする
ことができる半導体記憶装置を提供することができる。
ことができる半導体記憶装置を提供することができる。
第１図はこの発明の一実施例のブロック構成図、第２図
はその一部の具体図、第３図は第２図回路の各部分の波
形図である。 １・・・データ記憶部、ＩＡ・・・主記憶部、ＩＢ・・
・予備記憶部、２・・・アドレスデコーダ、３・・・ア
ドレス信号線、４・・・データ線、５・・・アドレスカ
ウ１０− ンタ、６・・・データ発生回路、７・・・データ比較回
路、８・・・電源切り離し回路、９・・・制御回路、１
０・・・フユーズ、１１・・・テスト制御回路、２１〜
２５・・・デイルッション型ＭＯ８トランジスタ、２６
〜２９・・・エンハンスメント型ＭＯＳトランジスタ、
３０・・・コンデンサ、３１・・・電圧昇圧回路、３２
・・・エンハンスメント型ＭＯＳトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１１− 第１図 一」 ＜ ｃｏ ｕ ＯＬＬ＋
はその一部の具体図、第３図は第２図回路の各部分の波
形図である。 １・・・データ記憶部、ＩＡ・・・主記憶部、ＩＢ・・
・予備記憶部、２・・・アドレスデコーダ、３・・・ア
ドレス信号線、４・・・データ線、５・・・アドレスカ
ウ１０− ンタ、６・・・データ発生回路、７・・・データ比較回
路、８・・・電源切り離し回路、９・・・制御回路、１
０・・・フユーズ、１１・・・テスト制御回路、２１〜
２５・・・デイルッション型ＭＯ８トランジスタ、２６
〜２９・・・エンハンスメント型ＭＯＳトランジスタ、
３０・・・コンデンサ、３１・・・電圧昇圧回路、３２
・・・エンハンスメント型ＭＯＳトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１１− 第１図 一」 ＜ ｃｏ ｕ ＯＬＬ＋
Claims (1)
- 【特許請求の範囲】 メモリセルからなる主記憶部と予備記憶部とを備えたデ
ータ記憶回路と、このデータ記憶回路と同一の集積回路
内に形成されしかもこのデータ記憶回路に与えられる電
源によって駆動され、上記主記憶部内のすべてのメモリ
セルの良。 不良を判定し、不良と判定されたメモリセルを上記予備
記憶部内のメモリセルと交換すると共に、上記主記憶部
内のすべてのメモリセルに対する判定、交換が終了した
後に、上記電源から切り離されるテスト制御回路とを具
備したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101588A JPS583198A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101588A JPS583198A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583198A true JPS583198A (ja) | 1983-01-08 |
| JPS6142360B2 JPS6142360B2 (ja) | 1986-09-20 |
Family
ID=14304541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101588A Granted JPS583198A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583198A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
| JPS60109099A (ja) * | 1983-11-18 | 1985-06-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置の欠陥検出切替方式 |
| JPS63164100A (ja) * | 1986-12-26 | 1988-07-07 | Hiroshi Nakamura | 半導体集積回路メモリ |
| JPH03500099A (ja) * | 1987-08-26 | 1991-01-10 | シーメンス、アクチエンゲゼルシヤフト | メモリモジユールの不良回路の確認および位置探索のための装置および方法 |
| EP0886379A1 (en) * | 1994-03-30 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
-
1981
- 1981-06-30 JP JP56101588A patent/JPS583198A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
| JPS60109099A (ja) * | 1983-11-18 | 1985-06-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置の欠陥検出切替方式 |
| JPS63164100A (ja) * | 1986-12-26 | 1988-07-07 | Hiroshi Nakamura | 半導体集積回路メモリ |
| JPH03500099A (ja) * | 1987-08-26 | 1991-01-10 | シーメンス、アクチエンゲゼルシヤフト | メモリモジユールの不良回路の確認および位置探索のための装置および方法 |
| EP0886379A1 (en) * | 1994-03-30 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142360B2 (ja) | 1986-09-20 |
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