JPS5832348Y2 - 積分型ａｄ変換器 - Google Patents

Description

【考案の詳細な説明】 この考案は積分型アナログ・テ゛ジタル変換器（以下、
ＡＤ変換器とする）に関する。

積分型ＡＤ変換器において、アナログ積分時間を商用電
源の周期と同一または整数倍にすることによって、アナ
ログ入力に重畳した雑音を除去することができることは
周知である。

これは、その雑音が主に商用電源と同一周波数のもの、
またはその高周波成分であるからである。

ところで、従来では５０Ｈｚおよび６０Ｈｚの画商用電
源に共用できるようにアナログ入力積分時間を１／１０
秒またはその整数倍としていた。

しかしながら、このようにするとこの積分時間だけで少
なくとも１／１０秒の時間を要し、動作の高速度化を図
る上で問題となる。

この考案は上記に鑑み、アナログ入力積分時間を１１５
０秒または１／６０秒までに抑えることができる積分型
ＡＤ変換器を提供することを目的とする。

以下、この考案の１実施例について説明する。

第１図において、アナログ入力電圧Ｖｉが端子０１．抵
抗Ｒｉ、スイッチＳｉを介して増幅器７１の入力端子に
入力されている。

また、基準電圧■５が抵抗Ｒｓ、スイッチＳｓを介して
、また電圧−■が抵抗Ｒ６、スイッチＳ。

を介してそれぞれ増幅器７１の前記入力端子に入力され
ている。

増幅器７１は帰還コンデンサ７２とともに積分器７を構
成している。

まず、スタート指令によってコントローラ１１から制御
信号が生じ、スイッチＳ。

がオン、スイッチＳｔ、 Ｓｓがオフとなる。

そうすると、積分器７は電圧−■を積分する。

第２図に示すように、この積分出力は期間Ｔｄののちゼ
ロレベルをよぎる。

コンパレータ８はこれを検出し、その出力がＨに反転し
、ＡＮＤンート９に送られる。

そのため、主カウンタ１０は発振器４から出力される周
波数ｆの基準パルスを計数し始める。

同時に、コントローラ１１の制御信号に応じてスイッチ
Ｓ。

がオフ、スイッチＳ、がオゲし、アナログ入力電圧■、
がゼロを初期値として積分され始める。

アナログ電圧■、の積分にしたがって第２図に示すよう
に積分出力が上昇していく。

この積分は主カウンタ１０がフルカウント（その４直を
Ｆとする）となるまで、すなわちＦ／ｆなる期間Ｔ、だ
け行われる。

すなわち、主カウンタ１０の計数値はフルカウントＦに
比較され、一致するとコントローラ１１から制御信号が
生じ、スイッチＳ、がオフ、スイッチＳｓがオンとされ
るのである。

そののちは基準電圧Ｖｓが積分される。

なお、主カウンタ１０はＮ（Ｎは２以上の整数）進カウ
ンタ（例えば２進カウンタや１０進カウンタ）を複数個
直列接続して構成されている。

そのため、前記の計数値とフルカウント値Ｆの比較は最
上位−桁で行うだけでよく、比較に要する時間およびｌ
カウントの計数に要する時間が短縮される。

ところで、周波数判別回路３は商用電源（図示しない）
が５０止か６０止力・を判別するものである。

この判別出力はセレクタ６ ａ 、６ ｂに送られてい
る。

セレクタ６ａではこの判別出力に応じて主ηウンタ１０
の所定のプリセットがなされる。

すなわち、アナログ入力積分時間Ｔ＋を１１５０秒また
はその整数倍とするための主カウンタ１０のカウント数
をＡとする。

また、このときカウント数を５／６Ａとすると時間ＴＩ
は１／６０秒またはその整数倍となる。

なお、Ａ、５／６Ａがともに整数となるように発振器４
の基準パルスの周波数が設定されている。

そして、商用電源が５０止の場合には、判別出力に応じ
てプリセット装置１５からセレクタ６ａを経てＦ−Ａが
主カウンタ１０に送られプリセットされる。

ただし、Ｆ＞Ａとする。このようにプリセットされた主
カウンタ１０においては、パルスがＡ個計数されるとフ
ルカウントとなる。

すなわち、見かけ上型カウンタ１０のフルカウント数は
Ａとなり、アナログ入力積分時間Ｔ、が１１５０秒また
はその整数倍となって入力に重畳した雑音が除去される
。

一方、商用電源が６０止の場合では、判別出力に応じて
プリセット装置１５からセレクタ６ａを経てＦ−５／６
Ａが送られプリセットされる。

したがって、この場合も見かけ上のフルカウント数は５
／６Ａとなり、雑音が除去される。

基準電源■５は電圧Ｖ、と逆極性となっている。

したがって、第２図に示すように期間Ｔ、ののちは積分
出力は下降し、期間Ｔｓののちゼロレベルをよぎる。

そうすると、コンパレータ８の出力はＬに反転し、以降
基準パルスはゲート９を通過しない。

主カウンタ１０はこの期間ＴｓＯ間再び゛プリセット値
から計数を行い、その間の計数結果りが減算器１２．１
３に送られている。

商用電源が５０Ｈｚの場合では、時間Ｔ５の間に計数さ
れた基準パルスの個数ｍはＤ−（Ｆ−Ａ）であり、この
演算を減算器１２で行ってｍを求める。

６０止の場合では同様の基準パルスの個数ｍはＤ−（Ｆ
−−Ａ） であり、この演算を減算器１３で行う。

そして、減算器１２の出力は乗算器１４で５／６倍され
たのちセレクタ６ｂに送られる。

減算器１３の出力は直接セレクタ６ｂに送られる。

セレクタ６ｂは周波数判別回路３の判別出力によって制
御され、５０Ｈｚの場合には乗算器１４の出力を、６０
■の場合には減算器１３の出力をそれぞれテ゛ジタル出
力として出力する。

ここで、時間Ｔ＋、Ｔｓで積分される積分量は相殺され
るから（第２図参照）、次式が成立する。

５０Ｈｚの場合ＶｉＡ＝Ｖ８（Ｄ−Ｆ＋Ａ） ・・−・
・（１）６０１１の場合Ｖ １． ’Ａ：Ｖ Ｂ （Ｄ
−Ｆ ＋ 、 Ａ） ・”・”（２）また、セレクタ
６ｂからの出力を５０Ｈｚで゛はＤｌ、６０■ではＤ２
とすると、 Ｉ）１＝−（Ｄ−Ｆ＋Ａ）・・・・・・（８）６ Ｄ、 ＝ Ｉ） −Ｆ ＋ −Ａ ・・・・・・（
４）と成る。

式（３） 、 （４）に式（１） 、 （２）を代入す
ることにより Ａ ニー −■・ Ｄｌ：Ｄ２６■８１ と成る。

すなわち、５０ Ｈｚ、６０ Ｈｚのデジタル出力ＤＩ
。Ｄ２はいずれも同一の比例定数でアナログ人力■１の
比例することになり、これに基づいて同一のアナログ人
力は５０ Ｈｚ 、６０ Ｈｚいずれの場合も同一デジ
タル量に変換されることが分る。

このようにして、アナログ人力に重畳した雑音を除去で
き、かつそのアナログ人力積分時間Ｔ１を最低１１５０
秒または１／６０秒に抑え動作の高速度化を図ることが
できる。

なお、期間Ｔ５の計数で主カウンタ１０がフルカウント
を超過してしまったことを表示する表示装置１６を設け
ており、主カウンタがフルカウントに達し、次の１カウ
ントで最上位桁の桁上げが行われてゼロとなったことに
応じて表示装置１６を動作させているため、アナログ入
力が過大であるかどうかを判別することができる。

また、もしこの表示が不要な場合にはＦ＞Ａとする必要
がなくなり、フルカウントＦをＦ＝０とすることができ
る。

このようにする場合には、主カウンタ１０がプリセット
値からゼロまで計数する間を、アナログ入力積分時間Ｔ
、とし、基準電圧積分時間Ｔ５の計数はゼロから、開始
させる。

したがって、減算器１２．１３が不要となり、構成を簡
易化できる。

以上、１実施例について説明したように、この降案によ
れば、アナログ入力積分時間を最低１１５０秒または１
／６０秒に抑えてもアナログ入力に重畳した雑音を除去
することができ、動作の高速度化を図ることができる。

さらに、主カウンタはＮ進カウンタを直列接続して構成
され、比較はその最上位−桁のみでよいため比較に要す
る時間が短縮される。

したがって、動作が一層高速化され、高精度、高分解能
の積分型ＡＤ変換器を実現できる。

【図面の簡単な説明】

第１図はこの考案の１実施例を示すブロック図、第２図
は第１図を説明するためのタイムチャートである。 ３・・・・・・周波数判別回路、４・・・・・・発振器
、６ ａ 、６ ｂ・・・・・・セレクタ、７・・・・
・・積分器、８・・・・・・コンパレータ、９・・・・
・・ＡＮＤゲート、１０・・・・・・主カウンタ、１１
・・・・・・コントローラ、１２．１３・・・・・・減
算器、１４・・・・・・乗算器、１５・・・・・・プリ
セット装置、１６・・・・・・表示装置。

Claims (3)

【実用新案登録請求の範囲】
1. （１）アナログ入力を積分する積分器と、この積分器出
   力が基準レベルに達したことを検出するレベル検出器と
   、基準パルスを発生するパルス発生源と、前記レベル検
   出器の出力に基づいてこのパルスを計数する主カウンタ
   とを有し、主カウンタが所定の計数値に達するまでの一
   定の時間アナログ入力を積分器に加けて積分器出力を前
   記基準レベルから移行させ、次に前記アナログ入力とは
   逆極性のアナログ基準入力を積分器に加えて積分器出力
   を逆方向に移行させて再び前記基準レベルに達せしめる
   とともに、このアナログ基準入力が加えられた時点から
   前記基準レベルに達した時点までの主カウンタの計数値
   を前記アナログ入力に対応するデジタル出力とする積分
   型ＡＤ変換器において、商用電源周波数を判別する判別
   回路を設け、この判別回路出力に基づいて前記主カウン
   タのプリセット値を変えてプリセット値からフルカウン
   トに達するまでの時間が前記商用電源の１周期の整数倍
   になるようにするとともに、主カウンタがフルカウント
   に達したことを最上位桁の出力によって検出するように
   して、主カウンタが前記プリセット値からフルカウント
   まで計数する時間をアナログ入力積分時間とし、アナロ
   グ基準入力が加えられた時点から前記基準レベルに達し
   た時点までの主カウンタの計数値を乗算器に入力して前
   記商用電源の周波数に対応した計数を乗じて補償するよ
   うにしたことを特徴とする積分型ＡＤ変換器。
2. （２）アナログ基準入力が加えられた時点から前記基準
   レベルに達した時点までの主カウンタの計数値がフルカ
   ウントを超えたことを表示する表示装置を設けたことを
   特徴とする実用新案登録請求の範囲第１項記載の積分型
   ＡＤ変換器。
3. （３）主カウンタはフルカウントをゼロとするとともに
   、アナログ基準人力が加えられた時点からの計数をゼロ
   から行なうようにしたことを特徴とする実用新案登録請
   求の範囲第１項記載の積分型ＡＤ変換器。