JPS5815981B2 - アナログ・ディジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は、アナログ信号電圧をランプ電圧と比較して得
た時間幅をクロック信号で計数してディジクル信号に変
換する方式のアナログ・ディジタル変換器に関するもの
で、さらに詳しくはランプ電圧の傾斜を切換えるように
したアナログ・ディジタル変換器の改良に関する。

アナログ信号電圧とランプ電圧とを比較する方式のアナ
ログ・ディジクル変換器は、他の方式のものに比して全
体構成が簡単であるが、分解能を上げるにつれて変換速
度が遅くなる傾向にある。

このため、ランプ電圧の傾斜を切換えるように構成して
、変換速度を犠牲にすることなく、分解能を上げること
が行われている。

第１図はこの種のアナログ・ディジタル変換器の基本的
な回路図である。

図において、１はアナログ信号電圧Ｅｉが加わる端子、
２はナンプ電圧発生回路で、演算増幅器９Ｐ１と、その
帰還回路に接続される積分コンデンサＣと抵抗Ｒ４の直
列回路と、定電流源１１ ｒ Ｉ２ ＋ Ｉ３と、電子
スイッチＳ□ ｒ ８１ ＋ ８２ ＋ ８３とからな
っている。

３は比較器で、演算増幅器ＯＰ２からなり、その一方の
入力端子（→にはランプ電圧Ｅｓが加えられ、他方の入
力端子（→にはアナログ信号電圧Ｅｉが加えられている
。

４はマイクロコンピュータ等のディジクル制御回路で、
比較器３の出力が加えられている。

ディジタル制御回路４は内部のクロック信号ＣＰに同期
してスイッチＳ。

−８３のオンオフを制御する機能と、Ｓｌ、Ｓ２．Ｓ３
がオンとなっている時間幅をクロック信号ＣＰで計数し
、かつ演算してディジクル信号に変換する機能とを有し
ている。

このような構成の変換器の動作を、第２図のタイムチャ
ートを参照して以下に説明する。

まず、制御回路４からの指令でスイッチＳ。

を；オンとし、積分コンデンサＣの電荷をリセットする
リセツ１〜動作を行う。

この結果、ランプ電圧Ｅｓは零となる。

次に制御回路４の指令で８１をオンにし、定電流源■、
からの一定電流１１をＯＰ。

の入力に加え、積分コンデンサＣを充電する。

こｉれによってランプ電圧発生回路２の出力端には、抵
抗Ｒ１に生ずる電圧降下１１Ｒ１に、１１の大きさに対
応した傾斜角で増大する電圧が加算された第２図に示す
ような第１区間■のランプ電圧Ｅｓが生ずる。

比較器３はランプ電圧Ｅｓとアナログ信号電圧Ｅｉを比
較しながら、その結果を制御回路４に伝達している。

そしてＥｓがＥｉに達し比較器３の出力が反転すると、
制御回路４は内部のクロック信号ＣＰに同期してＳｌを
オフにする。

Ｓｌがオフになると積分コンデンサＣの充電は止まり、
ＥｓはＥｓ１の点まで変化する。

したがって、Ｓｌがオンとなっている期間すなわち電流
１１が流れている時間ｔ１とすると、Ｅｓ１は次式で与
えられる。

１ Ｅｓｌ−−ｔｌ（１） 次に制御回路４の指令で８２がオンになると、定電流源
■２から 定電流１２がＯＰ、の入力に加わり、第２の
区間Ｈの動作を開始し積分コンデンサＣを再び充電する
。

これによってランプ電圧Ｅｓは１２の大きさに対応した
傾斜角で増大し、Ｅｓ＝Ｅｉになると比較器３の出力が
反転し、制御回路４はＢ２をオフにする。

その結果ＥｓはＥｓ２の点まで降下し、比較器３の出力
は再び反転する。

その後制御回路４の指令で８３がオンになると、定電流
源■３からの一定電流ｉ３がＯＰ、の入力に加わって第
３の区間■の動作に移り積分コンデンサＣをさらに充電
する。

このためランプ電圧Ｅｓはｉ３の大きさに対応した傾斜
角で増大し、Ｅｓ−Ｅｉになると比較器３の出力が反転
し、制御回路４はＢ３をオフにする。

よって、Ｂ２．Ｂ３がオンとなっている期間すなわち１
２＋１３が流れている時間をそれぞれ１２．１３とする
と、第２図から明らかなように次式の関係が成立する。

Ｂ ＋ ＝Ｋ （ｎｌ ｔ １＋ｎ２ｔ２＋ ｔ３）＋
△Ｅ１３ １１ １２ （２） ただし、Ｋ−−２ｎ、＝二＋ｎ２ニー。

Ｃ１３ｓ ３ ΔＥ＝ｉ３Ｒ。

（２）式において、ｔ４．ｔ２．ｔ３は制御回路４で計
数されており、Ｋ、ｎｌ、Ｂ２．△Ｅは常に一定である
ので、制御回路４で（２）式の演算を行えば、アナログ
信号電圧Ｅｉに比例したディジタル信号Ｄｏが得られる
。

このようにランプ電圧Ｅｓを信号電圧Ｅｉの近くまでは
その傾斜角を大きくして短時間で接近させ、その後傾斜
角を小さくして信号電圧Ｅ１との比較を行っているので
、変換時間は１１の大きさで、分解能はｉ３の大きさで
決り、高速かつ高分解能のアナログ・ディジタル変換を
行うことができる。

ところで、比較器３は第３図に示すような入出力特性で
あるため、分解能を上げるために１３を小さくすると、
第３の区間ｍでは比較器の入力差が非常に小さくなり、
比較器のリニア領域の特性が影響するようになる。

この様子を第４図の拡大図を参照して説明する。

いまアナログ信号のレベルとしてＥｉｌ 、Ｅｉ２の２
つを考える。

定電流のオンオフは制御回路４のクロック信号ＣＰに同
期して行うので、Ｅｉ−Ｅｓになる点がＰ２．Ｐ３のよ
うにクロックの間にある場合には、定電流をオフにする
タイミングは２４点までずれる。

そのため入力レベルに関係なく、２４点において１２の
積分は止まり、ＥｓはＥｓ２の点まで変化する。

比較器出力はそれぞれＰ２，２３点で反転し、２４点で
再び反転する。

このとき比較器３の入力差は先に述べたように非常に小
さくなっているので、入力差（Ｅ＋ １ Ｂ５２） 、
（Ｂ１２ 、Ｂ５２）によって比較器出力はＥ ＯＬ
１１ Ｅ ＯＬ ・２と異なったレベルになる。

この状態で第３の区間■の積分を始めると、Ｅｌ−Ｅｓ
の点はそれぞれＰ５． Ｐ６の点であるが、第３ステツ
プの傾斜が非常にゆるやかであるので、比較器出力が制
御回路４のスレッシュホールドレベルＶＴＨに達するま
でにはτ１．τ２の時間遅れを生ずることになる。

したがって第３の区間■の積分時間は、信号電圧Ｅｉｌ
に対しては（１３１＋τ１）となり、Ｅｉ２に対しては
（ｔ３□＋τ２）となる。

１３１１１３２は信号レベルに比例するが、τ１．τ２
は信号レベルと関係なく、むしろ第３の区間■が始まる
始点の比較器の出力レベルに関係して変化するので、変
換誤差となる。

そこで本発明では、ランプ電圧の傾斜を切換えることに
よって変換時間を犠牲にすることなく分解能を上げると
ともに、比較器の特性に基づく変換誤差を有効に除去で
きるようにして、高速、高分解能でかつ高精度なアナロ
グ・ディジタル変換器を実現したものである。

第５図は本発明変換器の一実施例を示す接続図である。

第５図の実施例において第１図の基本回路と異なるとこ
ろは、比較器３の一方の入力（→にアナログ信号電圧Ｅ
ｉと基準電圧ＥｒをスイッチＳ４．Ｂ５で切換えて加え
ることができるように構成した点である。

このように構成した本発明変換器においては、第６図の
タイムチャートの拡大図に示すように、第３区間■の動
作開始前に制御回路４の指令でスイッチＳ４がオフ、ス
イッチＳ５がオンになると、基準電圧Ｅｒが比較器３の
入力に加わり、比較器出力は信号レベルに関係なく常に
一方の飽和値ＥｏＬとなる。

その後制御回路４の指令で、Ｓ３．Ｓ４をオン、Ｓ５を
オフにし、第３区間■の動作を開始させると、第３区間
におけるランプ電圧の傾斜が非常にゆるやかであるため
に生ずる時間遅れτ１．τ２は第６図に示す如く常に等
しくなる。

したがって制御回路４でＥ Ｉ ”Ｋ（ｎｌ ｔ１＋ｎ
２ ｔ２＋ ｔ３）＋△Ｅ−Ｔ （３）ただし、τ
＝τ１＝τ２ なる演算を行うことによって、比較器が入力差の小さい
ところで動作することに伴って生ずる変換誤差を有効に
除去できる。

なお上述の実施例では、基準電圧Ｅｒを第３区間の開始
前のみ加えると説明したが、各区間の動作開始前に常に
加えるようにしてもよい。

また第７図に示すように基準電圧Ｅｒを高抵抗Ｒ２を介
して比較器３の入力端子（→に加えるようにすれは、ス
イッチＳ５は省略できる。

第８図は本発明変換器の他の実施例を示す接続図で、第
５図の実施例と異るところは演算増幅器ＯＰ１．ＯＰ２
のオフセット電圧の影響を受けないように構成した点で
ある。

すなわち、ＯＰｌの入力にＯＦ２の出力を抵抗Ｒ３とス
イッチＳ。

を介して接続し、かつＯＦ２の一方の入力端子（→をス
イッチＳ６を介して基準点に接続できるようにした点で
ある。

このように構成した実施例においてはまず、第９図のタ
イムチャートの実線に示すように制御回路４の指令で、
Ｓｏ、Ｓ６をオンにし、８１〜Ｓ５をオフにしてリセッ
ト動作を行うと、ＯＰｌの入力にはＯＦ２の出力Ｅｏが
加えられる。

ＯＰｌ。ＯＦ２のゲインは充分に大きいので、安定状態
ではランプ電圧ＥｓはＯＦ２のオフセット電圧を■２と
すれば、 Ｅｓ−■２ （４）となる
。

したがって、積分コンデンサＣにホールドされる電圧Ｅ
ｃはＯＰｌのオフセット電圧■１とすれば、次式に示す
ようにＶ２と■１の差になる。

Ｅｃ＝Ｅｓ−Ｖ１＝Ｖ２−Ｖ、 （５
）次に制御回路４の指令で、Ｓｏ、Ｓ６をオフにし、Ｓ
、、Ｓ４をオンにし、かつＳ２．Ｓ３．Ｓ５をオフのま
まとすると、第１の区間の動作を行い積分コンデンサＣ
は一定電流ｉ、によりＥｓ−Ｅｉ＋■２になるまで充電
される。

その後同様にして第２．第３区間の動作を行うと、次式
の関係が得られる。

Ｅ ｉ ＋Ｖ２ ＝Ｋ（１”１１ｔ、＋ｎ２ｔ２ ＋
ｔ３） ＋△Ｅ−τ＋Ｖ＋Ｅｃ （６） ・ よって、（５）、（６）式より Ｂｉ＝Ｋ（ｎ、ｔ、＋ｎ２ｔ２＋ｔ３）＋ΔＥ−ｒ（７
）が成立し、オフセット電圧■１．■２の影響を受けな
いアナログ・ディジクル変換器が得られる。

なお第９図において、点線はオフセット電圧の補正をし
ない場合の動作を示し、一点鎖線はオフセット電圧のな
い理想状態を示しである。

なお上述では、ランプ電圧発生回路の比例、積分回路と
して演算増幅５ｏｐ１とその帰還回路に接続される積分
コンデンサＣと抵抗Ｒ１の直列回ｉ路からなるものを例
示したが、抵抗Ｒ１と積分コンデンサＣの直列回路のみ
で構成してもよい。

要するにランプ電圧の傾斜を切換ることかできるもので
あれは、ランプ電圧発生回路としては必要に応じて種々
の構成のものを用いることができる。

１ 以上説明したように本発明によれは、変換速度を犠
牲にすることなく分解能を上げることができるとともに
、比較器の特性に基づく変換誤差を有効に除去でき、高
速、高分解能でかつ高精度なアナログ・ディジタル変換
器が得られる。

１図面の簡単な説明 第１図は本発明を説明するためのアナログ・ディジクル
変換器の基本回路、第２図〜第４図はその動作説明図、
第５図は本発明の一実施例を示す接続図、第６図はその
動作説明図、第７図、第８１図は本発明の他の実施例を
示す接続図、第９図は第８図実施例の動作説明図である
。

１・・・−・・入力端子、２・・・・・・ランプ電圧発
生回路、３・・・・・・比較器、４・・・・・・ディジ
タル制御回路、ＯＰｌ。

ＯＦ２・・・・・・演算増幅器、Ｃ・・・・・・積分コ
ンデンサ、）Ｒ１−Ｒ３・・・・・・抵抗、５ｏ−８６
・・・・・・スイッチ、■１゜■２．■３・・・・・・
定電流源。

Claims (1)

1. 【特許請求の範囲】 １ 時間に対する傾斜角が互に異なる複数の区間ｊをも
   つ電圧を発生するランプ電圧発生回路と、このランプ電
   圧発生回路からの電圧とアナログ信号電圧とを比較する
   比較器と、この比較器の出力を監視しクロック信号と同
   期して前記ランプ電圧の傾斜角の切換を制御するととも
   に、傾斜角が異なシる区間の時間幅をクロック信号で計
   数し、かつこれら計数値にそれぞれ対応する前記ランプ
   電圧の傾斜角に応じた値を乗じた後加算し、さらに前記
   ランプ電圧の最終の区間の傾斜角に関連した一定値から
   前記比較器の特性に基づく時間遅れに対応：した値を差
   引いた値を加算して前記アナログ信号に対応するディジ
   クル信号を得るディジクル制御回路と、傾斜角の異なる
   複数個の区間の少なくとも最終の区間の動作開始前に前
   記比較器の入力に大きな電圧を加える手段とを有してな
   るアナログ・。 ディジタル変換器。