JPS5832466A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPS5832466A JPS5832466A JP56130963A JP13096381A JPS5832466A JP S5832466 A JPS5832466 A JP S5832466A JP 56130963 A JP56130963 A JP 56130963A JP 13096381 A JP13096381 A JP 13096381A JP S5832466 A JPS5832466 A JP S5832466A
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- JP
- Japan
- Prior art keywords
- molybdenum
- oxide film
- molybdenum layer
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｖｏｓｙｇ’ｒの製造方法に関し、更冒：詳し
くはモリブデンと酸化モリブデンとｔイオン注入に対す
るマスクとしたセルファライン法を用いたＭＯＳＦＩ！
ｉ’ｆｉの製造方法′ｔ−提供するものである。
くはモリブデンと酸化モリブデンとｔイオン注入に対す
るマスクとしたセルファライン法を用いたＭＯＳＦＩ！
ｉ’ｆｉの製造方法′ｔ−提供するものである。
セルファライン法はゲートｓ分の寸法等を正確に規定し
得る事からＭＯ８Ｆ！！：Ｔの製法の主流となっている
。とζろがＭＯ８ＦｆｆｉＴのゲートトシて多用されて
いるモリブデンは注入イオンに依るチャンネリング効果
に基因してマ鷲り作用に乏しく注入イオンがモリブデン
膜を突き抜けてしまいモリブデンｔゲートと下るＭＯ８
ＦＥＴ＋＝セルファライン法を採用するＣ：は電点があ
った。
得る事からＭＯ８Ｆ！！：Ｔの製法の主流となっている
。とζろがＭＯ８ＦｆｆｉＴのゲートトシて多用されて
いるモリブデンは注入イオンに依るチャンネリング効果
に基因してマ鷲り作用に乏しく注入イオンがモリブデン
膜を突き抜けてしまいモリブデンｔゲートと下るＭＯ８
ＦＥＴ＋＝セルファライン法を採用するＣ：は電点があ
った。
その為蓋二モリブデン！パターニングする時に用いたレ
ジスト膜を注入イオンに対するマスクとしても石いる試
みや、ゲート酸化膜に窒化レリコン膜を追加してＭＮＯ
８＃Ｉ＃成を採用する擾案が為されているが、前者の方
決ではレジストが硬化してしまい、また後者の場合は微
細構造ｌ二適さない、等の不都合を未了。
ジスト膜を注入イオンに対するマスクとしても石いる試
みや、ゲート酸化膜に窒化レリコン膜を追加してＭＮＯ
８＃Ｉ＃成を採用する擾案が為されているが、前者の方
決ではレジストが硬化してしまい、また後者の場合は微
細構造ｌ二適さない、等の不都合を未了。
本発明はこのような諸関題Ｙ改善する事を目的としたも
のであって、以下に図面′１に参照しつつ詳述する。
のであって、以下に図面′１に参照しつつ詳述する。
本発明のＩｌｌの工程は第１図に示Ｔ如く、−導電型の
半導体基板、例えばＰ型シリコン基ｆＥ（１１表ｔｈ１
１ニゲート鹸化膜となる酸化シリコンＩｌ［２１とモリ
ブデン層（３１とｔ順次積層する。酸化シリコン膜（２
）は＆敬１１）ｉ’鹸化雰囲気中で鹸化する事に依って
得られる約５ｏｏｊ厚の・熱酸化膜から成り、またモリ
ブデン層（３１はＯＶＤ法に依って約２００ＯＡの厚み
に成長させられる。
半導体基板、例えばＰ型シリコン基ｆＥ（１１表ｔｈ１
１ニゲート鹸化膜となる酸化シリコンＩｌ［２１とモリ
ブデン層（３１とｔ順次積層する。酸化シリコン膜（２
）は＆敬１１）ｉ’鹸化雰囲気中で鹸化する事に依って
得られる約５ｏｏｊ厚の・熱酸化膜から成り、またモリ
ブデン層（３１はＯＶＤ法に依って約２００ＯＡの厚み
に成長させられる。
弗２の工程はこのモリブデン層（３）の表面からの−ｉ
ｊＡｗｆｌｌ化する事に依ってモリブデン層（３１表面
に酸化モリブデン膜１４） ｔ”得るところにある（８
２図）。
ｊＡｗｆｌｌ化する事に依ってモリブデン層（３１表面
に酸化モリブデン膜１４） ｔ”得るところにある（８
２図）。
このモリブデン層（３１の酸化工程は重要で、例えば基
板１１）ｌ’封！とＯｔとの混合ガスの４００℃の酸化
雰囲中に置いた時の酸化モリブデン膜（４）の成長量並
び直：モリブデン層（３１の減少量ｔｓ６図（：示すこ
の図から明らかな如く、この酸化雰囲気中で２時間鹸化
処理ｔ’ｌｌＴ事に依って６００Ａのモリブデン層（３
１が鹸化され、その代１月：その約４倍の厚みの酸化モ
リブデン膜（劇が成長する。
板１１）ｌ’封！とＯｔとの混合ガスの４００℃の酸化
雰囲中に置いた時の酸化モリブデン膜（４）の成長量並
び直：モリブデン層（３１の減少量ｔｓ６図（：示すこ
の図から明らかな如く、この酸化雰囲気中で２時間鹸化
処理ｔ’ｌｌＴ事に依って６００Ａのモリブデン層（３
１が鹸化され、その代１月：その約４倍の厚みの酸化モ
リブデン膜（劇が成長する。
第３の工程は最終的＋二ＭＯ８ＦｆｆｉＴのゲート領域
となる部分にのみモリブデン層（３）と酸化モツブデｙ
１１１（４）とを残存させてバターニングするとζろに
あるｃＷ＆３図）。このバターニングは一部のフォトリ
ゾグラフィ法に依って実施される。
となる部分にのみモリブデン層（３）と酸化モツブデｙ
１１１（４）とを残存させてバターニングするとζろに
あるｃＷ＆３図）。このバターニングは一部のフォトリ
ゾグラフィ法に依って実施される。
′＠４の工程は、第４図に示す如く、＠３の１程でパタ
ーニングして残存した鹸化モリブデン１１１４１とモリ
ブデン層（３１とをマスクと下るセルファライン法にて
基板１１）とは逆の導電型、即ち燐や砒素で代表される
Ｐ型の不純物イオンＹ基＃ｊ！ａｔ＋に注入してＰ型の
ソース（５１、ドレイン（６）ｖ得るところにある。こ
の時の注入条件は、Ｐ型のイオンとし°Ｃ３１゛ｐ＋ｔ
、、約５０ＫｅＶ（１）加速電圧テ、ドース量ｌＸ１０
”／ｊであった。この注入条件に於てはその注入イオン
は酸化〜モリブデン膜（４１の存在に依ってゲート領域
のチャンネル部分には達せず、露出した基板Ｉｌ＋にの
み注入されるが、モリブデン層（３１のみＹマスクとし
てこの注入条件で５１ ｐ＋ 、注入すると、モリブデ
ン層（３１のチャンネリング効果に依って注入イオンは
ｔのモリブデン層（３１を突き抜けて基板（１）にまで
達してしまう。この現ＷＩＩＬｖ示したのが８７図で、
この第７図はＭＯＳダイオードのＣ−ｖ特性図であうて
、Ａはイオン注入を施さない場合、Ｂはモリブデン層（
３：のみでイオン注入を行った場合、Ｃはモリブデン層
（３１表面に酸化モリブデン膜（４）！積層した状態で
イオン注入を行った場合、を夫々示して８す、この図か
ら明らかな如（、Ｂの場合区：フラットバンド電圧Ｖｙ
ｓ がマイナス側にリフトして糞り、基板（１）中に
燐イオンの突き抜けが起きて寞り、また逆に酸化モリブ
デン膜（４）ｔ−成長させたＣの場合は注入を行ってい
たいＡと殆ど変って寞らず、イオンが基板（１）に達し
ていない事を示している。
ーニングして残存した鹸化モリブデン１１１４１とモリ
ブデン層（３１とをマスクと下るセルファライン法にて
基板１１）とは逆の導電型、即ち燐や砒素で代表される
Ｐ型の不純物イオンＹ基＃ｊ！ａｔ＋に注入してＰ型の
ソース（５１、ドレイン（６）ｖ得るところにある。こ
の時の注入条件は、Ｐ型のイオンとし°Ｃ３１゛ｐ＋ｔ
、、約５０ＫｅＶ（１）加速電圧テ、ドース量ｌＸ１０
”／ｊであった。この注入条件に於てはその注入イオン
は酸化〜モリブデン膜（４１の存在に依ってゲート領域
のチャンネル部分には達せず、露出した基板Ｉｌ＋にの
み注入されるが、モリブデン層（３１のみＹマスクとし
てこの注入条件で５１ ｐ＋ 、注入すると、モリブデ
ン層（３１のチャンネリング効果に依って注入イオンは
ｔのモリブデン層（３１を突き抜けて基板（１）にまで
達してしまう。この現ＷＩＩＬｖ示したのが８７図で、
この第７図はＭＯＳダイオードのＣ−ｖ特性図であうて
、Ａはイオン注入を施さない場合、Ｂはモリブデン層（
３：のみでイオン注入を行った場合、Ｃはモリブデン層
（３１表面に酸化モリブデン膜（４）！積層した状態で
イオン注入を行った場合、を夫々示して８す、この図か
ら明らかな如（、Ｂの場合区：フラットバンド電圧Ｖｙ
ｓ がマイナス側にリフトして糞り、基板（１）中に
燐イオンの突き抜けが起きて寞り、また逆に酸化モリブ
デン膜（４）ｔ−成長させたＣの場合は注入を行ってい
たいＡと殆ど変って寞らず、イオンが基板（１）に達し
ていない事を示している。
最後に酸化モリブデン膜（４）ｖエツチング除去してモ
リブデン層（３：ｖ露出してこの露出モリブデン層（３
：ｖゲート電極とすると共に、ゲート酸化膜（２）に適
宜穴な穿ってソース、ドレイン（５３（６）ｔ’露出し
その露出したソース、ドレインｌｆｓＪ（６）ｇ二接し
たソース電８１１７１１びにドレイン電極（８）を形成
して本発明に係るＭＯ８ＦＩＣＴＶ完成する（１１５図
）。
リブデン層（３：ｖ露出してこの露出モリブデン層（３
：ｖゲート電極とすると共に、ゲート酸化膜（２）に適
宜穴な穿ってソース、ドレイン（５３（６）ｔ’露出し
その露出したソース、ドレインｌｆｓＪ（６）ｇ二接し
たソース電８１１７１１びにドレイン電極（８）を形成
して本発明に係るＭＯ８ＦＩＣＴＶ完成する（１１５図
）。
本発明は以上の説明から明らかな如く、ゲート電極とな
るそリプデン層の表面からの一部を酸化して酸化モリブ
デン膜を得てこれｔマスクとするセルファライン決１；
依りてソース、ドレインを形成しているので、酸化モリ
ブデンがモリブデンの注入イオンに対する阻止能力の不
足を補い、確実なセルファラインを施丁事が出来、その
結果、モリブデンｔゲート電極とする安定した。特性の
ＭＯ８Ｆｉ！ｉＴｖ得る事が出来る。
るそリプデン層の表面からの一部を酸化して酸化モリブ
デン膜を得てこれｔマスクとするセルファライン決１；
依りてソース、ドレインを形成しているので、酸化モリ
ブデンがモリブデンの注入イオンに対する阻止能力の不
足を補い、確実なセルファラインを施丁事が出来、その
結果、モリブデンｔゲート電極とする安定した。特性の
ＭＯ８Ｆｉ！ｉＴｖ得る事が出来る。
【図面の簡単な説明】
１８１図乃至＠５図は本発明方法を工程順に示した断面
図、第６図はモリブデンの酸化状態を示した曲線図、第
７図はＭＯＳダイオードのＣ−■特性図であって、（１
）は基板、（２）はゲート酸化膜、（３）はモリブデン
層、（４）は酸化そリブデｙ％を夫々示している。
図、第６図はモリブデンの酸化状態を示した曲線図、第
７図はＭＯＳダイオードのＣ−■特性図であって、（１
）は基板、（２）はゲート酸化膜、（３）はモリブデン
層、（４）は酸化そリブデｙ％を夫々示している。
Claims (1)
- １）−導電型半導体基板表面にゲート酸化膜ｔデン膜を
得、次（＝デー４部分にのみ酸化モリブデン膜とモリブ
デン層とｔ残存させてパターニングし、続いて残存酸化
モリブデン膜とモリブデン層とｔマスクとするセルファ
ライン法穣二て基板とは逆の導電型の不純物イオンを基
板に注入してソース、ドレイｙｖ得、最後に酸化モリブ
デン＠ｌ除去してモリブデン層を露出し、その露出モリ
ブデン層ｔゲート電極とするＭＯ８ＦＩ’ｌ’の製造方
法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130963A JPS5832466A (ja) | 1981-08-20 | 1981-08-20 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130963A JPS5832466A (ja) | 1981-08-20 | 1981-08-20 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832466A true JPS5832466A (ja) | 1983-02-25 |
Family
ID=15046715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130963A Pending JPS5832466A (ja) | 1981-08-20 | 1981-08-20 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832466A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124365A (ja) * | 1986-11-12 | 1988-05-27 | Matsushita Electric Ind Co Ltd | ペ−スト式鉛極板の製造法 |
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| US5572047A (en) * | 1990-12-10 | 1996-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Electro-Optic device having pairs of complementary transistors |
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| USRE36314E (en) * | 1991-03-06 | 1999-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode |
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| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104879A (en) * | 1976-03-01 | 1977-09-02 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS57166077A (en) * | 1981-04-07 | 1982-10-13 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
-
1981
- 1981-08-20 JP JP56130963A patent/JPS5832466A/ja active Pending
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| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
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| US7928946B2 (en) | 1991-06-14 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US6803600B2 (en) | 1991-08-26 | 2004-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
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