JPH0352221B2 - - Google Patents
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- Publication number
- JPH0352221B2 JPH0352221B2 JP57132424A JP13242482A JPH0352221B2 JP H0352221 B2 JPH0352221 B2 JP H0352221B2 JP 57132424 A JP57132424 A JP 57132424A JP 13242482 A JP13242482 A JP 13242482A JP H0352221 B2 JPH0352221 B2 JP H0352221B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxidation
- oxide film
- resistant
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、選択酸化法を利用した半導体装置の
製造方法に関する。
製造方法に関する。
従来、MOS形半導体装置の製造方法としては、
シリコン基板上の酸化膜に耐酸化性マスクとして
作用するパターン化されたシリコン窒化膜を形成
した後、該シリコン窒化膜でおおわれていないフ
イールド領域を酸化処理して比較的肉厚のフイー
ルド酸化膜を形成し、ひきつづきシリコン窒化膜
及びその下の酸化膜を除去してシリコン基板を露
出させ、再び酸化してゲート酸化膜を形成する、
いわゆる選択酸化法の工程が採用され、高密度集
積回路に欠かせぬ技術として注目されている。
シリコン基板上の酸化膜に耐酸化性マスクとして
作用するパターン化されたシリコン窒化膜を形成
した後、該シリコン窒化膜でおおわれていないフ
イールド領域を酸化処理して比較的肉厚のフイー
ルド酸化膜を形成し、ひきつづきシリコン窒化膜
及びその下の酸化膜を除去してシリコン基板を露
出させ、再び酸化してゲート酸化膜を形成する、
いわゆる選択酸化法の工程が採用され、高密度集
積回路に欠かせぬ技術として注目されている。
しかしながら、上記方法にあつてはシリコン窒
化膜を耐酸化性マスクとして水蒸気中で酸化処理
すると、水蒸気とシリコン窒化膜とが反応してア
ンモニアを発生する。このアンモニアはシリコン
窒化膜下のシリコン酸化膜中を拡散してゆき、そ
の下のシリコン基板表面に到達してその表面を窒
化する。この表面窒化物はその後の工程で再び耐
酸化性マスクとなるため、例えばこの領域にゲー
ト酸化膜を形成すると、そのゲート酸化膜自体の
耐圧が極端に低下する。最近ではこの酸化膜耐圧
の劣化を防ぐために、ゲート酸化前に一度シリコ
ン表面を酸化し、上記ゲート酸化のマスクとなる
窒化膜を除去する方法が一般に採られている。し
かしこのような手段をとつてもなおかつ、選択酸
化法によるゲート酸化膜の酸化膜欠陥密度は超高
密度集積回路で使用できる程十分なレベルまで低
下しない。
化膜を耐酸化性マスクとして水蒸気中で酸化処理
すると、水蒸気とシリコン窒化膜とが反応してア
ンモニアを発生する。このアンモニアはシリコン
窒化膜下のシリコン酸化膜中を拡散してゆき、そ
の下のシリコン基板表面に到達してその表面を窒
化する。この表面窒化物はその後の工程で再び耐
酸化性マスクとなるため、例えばこの領域にゲー
ト酸化膜を形成すると、そのゲート酸化膜自体の
耐圧が極端に低下する。最近ではこの酸化膜耐圧
の劣化を防ぐために、ゲート酸化前に一度シリコ
ン表面を酸化し、上記ゲート酸化のマスクとなる
窒化膜を除去する方法が一般に採られている。し
かしこのような手段をとつてもなおかつ、選択酸
化法によるゲート酸化膜の酸化膜欠陥密度は超高
密度集積回路で使用できる程十分なレベルまで低
下しない。
本発明の目的は、選択酸化法によりフイールド
酸化膜を形成する半導体装置において、選択酸化
後に基板表面に形成するゲート酸化膜等の絶縁膜
を欠陥のない良質なものとする方法を提供するこ
とにある。
酸化膜を形成する半導体装置において、選択酸化
後に基板表面に形成するゲート酸化膜等の絶縁膜
を欠陥のない良質なものとする方法を提供するこ
とにある。
本発明の骨子は、耐酸化性膜として用いる
CVDシリコン窒化膜を形成直後もしくはフイー
ルド酸化直前に不活性ガス中で熱処理し、CVD
シリコン窒化膜中の原子の結合を強め、フイール
ド酸化中にCVDシリコン窒化膜に拡散してくる
酸化剤（水蒸気や酸素）がCVDシリコン窒化膜
と反応するのを抑制することにある。
CVDシリコン窒化膜を形成直後もしくはフイー
ルド酸化直前に不活性ガス中で熱処理し、CVD
シリコン窒化膜中の原子の結合を強め、フイール
ド酸化中にCVDシリコン窒化膜に拡散してくる
酸化剤（水蒸気や酸素）がCVDシリコン窒化膜
と反応するのを抑制することにある。
すなわち本発明は、半導体基板表面に第１の酸
化膜を形成しその上に耐酸化性膜を形成する工程
と、上記耐酸化性膜を選択エツチングして耐酸化
性マスクを形成し高温熱酸化によりフイールド酸
化膜を形成する工程と、前記耐酸化性マスクおよ
び第１の酸化膜を除去し露出した基板表面に第２
の酸化膜または窒化膜を形成する工程とを有する
半導体装置の製造方法において、前記耐酸化性膜
として気相成長法により形成したシリコン窒化膜
を用い、該膜形成直後もしくはフイールド酸化直
前に1000〔℃〕以上の不活性ガス中で熱処理を施
すようにした方法である。
化膜を形成しその上に耐酸化性膜を形成する工程
と、上記耐酸化性膜を選択エツチングして耐酸化
性マスクを形成し高温熱酸化によりフイールド酸
化膜を形成する工程と、前記耐酸化性マスクおよ
び第１の酸化膜を除去し露出した基板表面に第２
の酸化膜または窒化膜を形成する工程とを有する
半導体装置の製造方法において、前記耐酸化性膜
として気相成長法により形成したシリコン窒化膜
を用い、該膜形成直後もしくはフイールド酸化直
前に1000〔℃〕以上の不活性ガス中で熱処理を施
すようにした方法である。
本発明によれば、ゲート絶縁膜等として用いら
れる第２の酸化膜または窒化膜を効果的に無欠陥
膜とすることができ、従つてMOS集積回路等の
素子の一層の小形化、高集積化を信頼性よく達成
することが可能となる。
れる第２の酸化膜または窒化膜を効果的に無欠陥
膜とすることができ、従つてMOS集積回路等の
素子の一層の小形化、高集積化を信頼性よく達成
することが可能となる。
以下、この発明をMOS半導体装置に適用した
実施例につき図面を参照して説明する。
実施例につき図面を参照して説明する。
第１図ａに示すように面方位（100）、比抵抗５
〜20〔Ω−cm〕のＰ型シリコン基板１を用意し、
その表面を1150〔℃〕のArと微量酸素雰囲気中で
２時間酸化し、表面に500〔Å〕のシリコン酸化膜
２（第１の酸化膜）を形成し次いで、例えば
CVD法によつて耐酸化性膜である1000〔Å〕程度
のシリコン窒化膜３を堆積する。続いて、1000
〔℃〕の不活性ガス中でシリコン窒化膜３を熱処
理する。次に、第１図ｂに示すように写真蝕刻工
程により素子形成領域上にレジスト膜４を形成
し、このレジスト膜４をマスクとしてシリコン窒
化膜３を選択的にエツチング除去し、さらにレジ
スト膜４とシリコン窒化膜３をマスクとしてフイ
ールド領域のシリコン基板中にボロンイオン注入
層５を形成する。つづいてレジスト膜４を除去し
たのち第１図ｃに示すようにシリコン窒化膜３を
マスクとして1000〔℃〕、ウエツト酸素雰囲気中で
酸化を行ない厚さ1.0〔μｍ〕のフイールド酸化膜
６を成長させる。これにより、イオン注入層５は
活性化してP+層７となる。ひきつづき、緩衡フ
ツ化水素液でシリコン窒化膜３上に形成されたシ
リコン酸化膜８を除去した後、CF4とO2を高周波
で励起したガス中でシリコン窒化膜３を除去す
る。このあと再び1000〔℃〕のウエツト酸素雰囲
気で20分酸化処理を施し、第１図ｅに示すように
シリコン酸化膜９を形成する。このあと、素子形
成領域にある酸化膜９を除去し、続いて乾燥酸素
雰囲気中で第１図ｅに示すようにゲート酸化膜と
なる厚さ400〔Å〕のシリコン酸化膜１２（第２の
酸化膜）を成長させ、その上に厚さ3000〔Å〕の
燐添加多結晶シリコン膜をCVD法によつて堆積
したのち、写真蝕刻法によりこの燐添加多結晶シ
リコン膜をパターニングしてゲート電極１３を形
成する。次にこのゲート電極１３をマスクとし酸
化膜１２をエツチングし、前記フイールド酸化膜
６とゲート電極１３をマスクとして砒素イオンの
注入を行なつて、第１図ｆに示すようにｎ型の高
濃度不純物層としての深さ0.6〔μｍ〕のソース１
４及びドレイン１５を形成し、次いで、全面に厚
さ3000〔Å〕のCVD酸化膜１６及び厚さ4000〔Å〕
の燐硅化ガラス膜１７（PSG膜）を堆積する。
そして第１図ｇに示すように、ソース１４及びド
レイン１５に対応する部分に写真蝕刻法によりコ
ンタクトホールを形成し、全面にAl膜を真空蒸
着し写真蝕刻法によりパターニングして取出し、
電極１８，１９を形成して、ｎチヤンネルMOS
電界効果トランジスタを製造した。
〜20〔Ω−cm〕のＰ型シリコン基板１を用意し、
その表面を1150〔℃〕のArと微量酸素雰囲気中で
２時間酸化し、表面に500〔Å〕のシリコン酸化膜
２（第１の酸化膜）を形成し次いで、例えば
CVD法によつて耐酸化性膜である1000〔Å〕程度
のシリコン窒化膜３を堆積する。続いて、1000
〔℃〕の不活性ガス中でシリコン窒化膜３を熱処
理する。次に、第１図ｂに示すように写真蝕刻工
程により素子形成領域上にレジスト膜４を形成
し、このレジスト膜４をマスクとしてシリコン窒
化膜３を選択的にエツチング除去し、さらにレジ
スト膜４とシリコン窒化膜３をマスクとしてフイ
ールド領域のシリコン基板中にボロンイオン注入
層５を形成する。つづいてレジスト膜４を除去し
たのち第１図ｃに示すようにシリコン窒化膜３を
マスクとして1000〔℃〕、ウエツト酸素雰囲気中で
酸化を行ない厚さ1.0〔μｍ〕のフイールド酸化膜
６を成長させる。これにより、イオン注入層５は
活性化してP+層７となる。ひきつづき、緩衡フ
ツ化水素液でシリコン窒化膜３上に形成されたシ
リコン酸化膜８を除去した後、CF4とO2を高周波
で励起したガス中でシリコン窒化膜３を除去す
る。このあと再び1000〔℃〕のウエツト酸素雰囲
気で20分酸化処理を施し、第１図ｅに示すように
シリコン酸化膜９を形成する。このあと、素子形
成領域にある酸化膜９を除去し、続いて乾燥酸素
雰囲気中で第１図ｅに示すようにゲート酸化膜と
なる厚さ400〔Å〕のシリコン酸化膜１２（第２の
酸化膜）を成長させ、その上に厚さ3000〔Å〕の
燐添加多結晶シリコン膜をCVD法によつて堆積
したのち、写真蝕刻法によりこの燐添加多結晶シ
リコン膜をパターニングしてゲート電極１３を形
成する。次にこのゲート電極１３をマスクとし酸
化膜１２をエツチングし、前記フイールド酸化膜
６とゲート電極１３をマスクとして砒素イオンの
注入を行なつて、第１図ｆに示すようにｎ型の高
濃度不純物層としての深さ0.6〔μｍ〕のソース１
４及びドレイン１５を形成し、次いで、全面に厚
さ3000〔Å〕のCVD酸化膜１６及び厚さ4000〔Å〕
の燐硅化ガラス膜１７（PSG膜）を堆積する。
そして第１図ｇに示すように、ソース１４及びド
レイン１５に対応する部分に写真蝕刻法によりコ
ンタクトホールを形成し、全面にAl膜を真空蒸
着し写真蝕刻法によりパターニングして取出し、
電極１８，１９を形成して、ｎチヤンネルMOS
電界効果トランジスタを製造した。
この実施例によれば、耐酸化性膜として用いる
CVDシリコン窒化膜を形成直後に1000〔℃〕以上
の不活性ガス中で熱処理することによりシリコン
酸化膜２とシリコン基板１との界面に窒化物が形
成されるのを抑制でき、ゲート酸化膜の欠陥を著
しく減少させることが可能となつた。第２図ａ，
ｂはゲート酸化膜の耐圧分布を示す特性図で、ａ
は従来方法、ｂは本実施例方法によるものを示し
ている。この図からもゲート酸化膜の欠陥が著し
く減少されるのが明らかである。
CVDシリコン窒化膜を形成直後に1000〔℃〕以上
の不活性ガス中で熱処理することによりシリコン
酸化膜２とシリコン基板１との界面に窒化物が形
成されるのを抑制でき、ゲート酸化膜の欠陥を著
しく減少させることが可能となつた。第２図ａ，
ｂはゲート酸化膜の耐圧分布を示す特性図で、ａ
は従来方法、ｂは本実施例方法によるものを示し
ている。この図からもゲート酸化膜の欠陥が著し
く減少されるのが明らかである。
なお、本発明は上述した実施例に限定されず、
種々変更を加え得るものである。例えば前記耐酸
化性膜としてのCVDシリコン窒化膜の熱処理は、
該膜形成直後に限るものではなく、フイールド酸
化直前に行つてもよい。また、MOSトランジス
タに限らず、各種の半導体装置に適用できるのは
勿論のことである。
種々変更を加え得るものである。例えば前記耐酸
化性膜としてのCVDシリコン窒化膜の熱処理は、
該膜形成直後に限るものではなく、フイールド酸
化直前に行つてもよい。また、MOSトランジス
タに限らず、各種の半導体装置に適用できるのは
勿論のことである。
第１図ａ〜ｇは本発明の一実施例に係わる
MOSトランンジスタ製造工程を示す断面図、第
２図ａ，ｂはゲート酸化膜の耐圧分布を示す特性
図でａは従来方法によるもの、ｂは上記実施例方
法によるものである。 １……シリコン基板、２……シリコン酸化膜
（第１の酸化膜）、３……シリコン窒化膜（耐酸化
性膜）、４……レジスト膜、５……イオン注入層、
６……フイールド酸化膜、７……P+層、９……
シリコン酸化膜、１２……シリコン酸化膜（第２
の酸化膜）、１３……ゲート電極、１４……ソー
ス、１５……ドレイン、１６……CVD酸化膜、
１７……PSG膜、１８，１９……取出し電極。
MOSトランンジスタ製造工程を示す断面図、第
２図ａ，ｂはゲート酸化膜の耐圧分布を示す特性
図でａは従来方法によるもの、ｂは上記実施例方
法によるものである。 １……シリコン基板、２……シリコン酸化膜
（第１の酸化膜）、３……シリコン窒化膜（耐酸化
性膜）、４……レジスト膜、５……イオン注入層、
６……フイールド酸化膜、７……P+層、９……
シリコン酸化膜、１２……シリコン酸化膜（第２
の酸化膜）、１３……ゲート電極、１４……ソー
ス、１５……ドレイン、１６……CVD酸化膜、
１７……PSG膜、１８，１９……取出し電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に第１の酸化膜を形成しその
上に耐酸化膜を形成する工程と、上記耐酸化性膜
を選択エツチングして耐酸化性マスクを形成し高
温熱酸化によりフイールド酸化膜を形成する工程
と、前記耐酸化性マスクおよび第１の酸化膜を除
去し露出した基板表面に第２の酸化膜または窒化
膜を形成する工程とを有する半導体装置の製造方
法において、前記耐酸化性膜として気相成長法に
より形成したシリコン窒化膜を用い、該膜形成直
後もしくはフイールド酸化直前に1000〔℃〕以上
の不活性ガス中で熱処理を施すことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132424A JPS5922343A (ja) | 1982-07-29 | 1982-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132424A JPS5922343A (ja) | 1982-07-29 | 1982-07-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922343A JPS5922343A (ja) | 1984-02-04 |
| JPH0352221B2 true JPH0352221B2 (ja) | 1991-08-09 |
Family
ID=15081048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132424A Granted JPS5922343A (ja) | 1982-07-29 | 1982-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922343A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103887161A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 一种抑制掺杂原子在栅介质中扩散的方法 |
-
1982
- 1982-07-29 JP JP57132424A patent/JPS5922343A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5922343A (ja) | 1984-02-04 |
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