JPS583421A - デユ−テイ調整回路 - Google Patents
デユ−テイ調整回路Info
- Publication number
- JPS583421A JPS583421A JP10190381A JP10190381A JPS583421A JP S583421 A JPS583421 A JP S583421A JP 10190381 A JP10190381 A JP 10190381A JP 10190381 A JP10190381 A JP 10190381A JP S583421 A JPS583421 A JP S583421A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- input signal
- duty
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はチューティ調整回路に関する。
システム内のクロックはある一定のデユーティを持りて
いることが必要な場合かある。システムのクロックを供
給する回路部分は、例えば、同一プリント（Ｐｉ）板内
でクローズされている場合などでは比較的安定した状態
で動作するが、このクロック分配回路に７リーランクｐ
ツクを供給するクロック発生源は他のユニットに存在す
ることがあり、またクリスタル０（’ｔａｌ）オシレー
タのような個別部品の温度、電源変動等は他のＩＯと異
なることがある。そのような場合、クロックのデユーテ
ィ比が変動し、回路が正常に動作できない事態が生ずる
こきがある。
いることが必要な場合かある。システムのクロックを供
給する回路部分は、例えば、同一プリント（Ｐｉ）板内
でクローズされている場合などでは比較的安定した状態
で動作するが、このクロック分配回路に７リーランクｐ
ツクを供給するクロック発生源は他のユニットに存在す
ることがあり、またクリスタル０（’ｔａｌ）オシレー
タのような個別部品の温度、電源変動等は他のＩＯと異
なることがある。そのような場合、クロックのデユーテ
ィ比が変動し、回路が正常に動作できない事態が生ずる
こきがある。
本発明は、上記したようなフリーランクロックソースの
デユーティ変動による影替を受けず安定したデエーティ
のりｐツクパルスを作成することを目的とし、そしてそ
のため本発明は、約５０％のデユーティ比を有する入力
信号を使用し、骸入力信号と同相の同相入力信号および
骸入力信号と逆相の逆相入力信号を作成するとともに、
いずれか一方の信号を核入力信号の繰返し周期の約５０
％の時間だけ遅延せしめるようにし、さらにいずれか一
方が遅延せしめられた上記同相入力信号および逆相入力
信号についてその両信号線をそれぞれ抵抗を介して共通
点に接続し、該共通点における信号をグー１１路で受け
るようにしたことを特徴とする。
デユーティ変動による影替を受けず安定したデエーティ
のりｐツクパルスを作成することを目的とし、そしてそ
のため本発明は、約５０％のデユーティ比を有する入力
信号を使用し、骸入力信号と同相の同相入力信号および
骸入力信号と逆相の逆相入力信号を作成するとともに、
いずれか一方の信号を核入力信号の繰返し周期の約５０
％の時間だけ遅延せしめるようにし、さらにいずれか一
方が遅延せしめられた上記同相入力信号および逆相入力
信号についてその両信号線をそれぞれ抵抗を介して共通
点に接続し、該共通点における信号をグー１１路で受け
るようにしたことを特徴とする。
以下、本発明を図面により説明する。第１図は本発明に
よる実施例のデエーティ調整回路であり、図中、Ｘｌは
ＮＯＲゲ−）、Ｘ ２４１０ Ｒゲート、Ｘ３はＮＯＲ
ゲート、ＤＬは遅延回路、Ｒ１とＲ２は抵抗、ＩＮＰＵ
Ｔは入力端子、０ｔＪＴＰＵＴは出力端子である。ｄお
、ＸｌがＯＲゲート、ＸｌがＮＯＲゲートになっても動
作は同じであり、才たＸ３はＯＲゲート、ＮＯＲゲート
のいずれでも動作可能である。遅延回路ＤＬは、論理ゲ
ート回路、パターン、ディレィライン、ＯＲ等による公
知の回路を使用することができ、ｖＩＬｔＡ整機能を持
たせることが望ましい。
よる実施例のデエーティ調整回路であり、図中、Ｘｌは
ＮＯＲゲ−）、Ｘ ２４１０ Ｒゲート、Ｘ３はＮＯＲ
ゲート、ＤＬは遅延回路、Ｒ１とＲ２は抵抗、ＩＮＰＵ
Ｔは入力端子、０ｔＪＴＰＵＴは出力端子である。ｄお
、ＸｌがＯＲゲート、ＸｌがＮＯＲゲートになっても動
作は同じであり、才たＸ３はＯＲゲート、ＮＯＲゲート
のいずれでも動作可能である。遅延回路ＤＬは、論理ゲ
ート回路、パターン、ディレィライン、ＯＲ等による公
知の回路を使用することができ、ｖＩＬｔＡ整機能を持
たせることが望ましい。
次に、第２図のタイミングチャートを使用して、第１図
図示の実施例の回路動作を説明する。第２図のＩＮＰＵ
Ｔ％Ａ、 Ｂ、 Ｃ１はそれぞれ、第１図図示の同一名
称個所の波形である。また、第２図のＡｌＢにおける○
印は、ＩＮＰＵＴの０印からの遅延時間を表わすもので
ある。
図示の実施例の回路動作を説明する。第２図のＩＮＰＵ
Ｔ％Ａ、 Ｂ、 Ｃ１はそれぞれ、第１図図示の同一名
称個所の波形である。また、第２図のＡｌＢにおける○
印は、ＩＮＰＵＴの０印からの遅延時間を表わすもので
ある。
の波形のように時間的に重なることが必要であり、特に
高速ＥＯＬ回路に適用されるものである。菌２図では説
明のため、くり返し５ｎ８．ｔｒ、”ｆ−１ｎＳのパル
ス波形としている。ＩＮＰＬＩＴに第２図の波形が入力
されると、Ａ、Ｂにはそれぞれ図示するような波形が現
われる。重なりの調整は遅延Ｎ路の図示しない微調部で
行なうようにする。Ｃの波形は、Ｒ１＆＝ｌＲ２の場合
、図示するような波形になる。以上の動作中、ＩＮＰＵ
Ｔのデユーティは７ ： ５ （５８％、４２％）であ
りＯおよび０ＵＴＰＵＴ（波形図省略）のデユーティは
約５０％となる。
高速ＥＯＬ回路に適用されるものである。菌２図では説
明のため、くり返し５ｎ８．ｔｒ、”ｆ−１ｎＳのパル
ス波形としている。ＩＮＰＬＩＴに第２図の波形が入力
されると、Ａ、Ｂにはそれぞれ図示するような波形が現
われる。重なりの調整は遅延Ｎ路の図示しない微調部で
行なうようにする。Ｃの波形は、Ｒ１＆＝ｌＲ２の場合
、図示するような波形になる。以上の動作中、ＩＮＰＵ
Ｔのデユーティは７ ： ５ （５８％、４２％）であ
りＯおよび０ＵＴＰＵＴ（波形図省略）のデユーティは
約５０％となる。
ＩＮＰＵＴのチューティが変化してもＯＵ’ｌ’ＰＵＴ
のデス−ティ変化分はわずかである。これはＣの波形に
おいて、ｔ ＣＬ −ｔ ＣＭ％ｔＣ／−１ｃｒの関係
が保たれるためである。
のデス−ティ変化分はわずかである。これはＣの波形に
おいて、ｔ ＣＬ −ｔ ＣＭ％ｔＣ／−１ｃｒの関係
が保たれるためである。
なお、説明中、各ゲートＸ１、Ｘｌ、Ｘ３のリファレン
ス電圧は、Ｈ，Ｌレベルの中心であると仮建した。
ス電圧は、Ｈ，Ｌレベルの中心であると仮建した。
ＥＯＬ系回路のり７アレンス電圧はほぼ５０％でありま
た多少の変動は本回路の動作にあまり大きな影響を与え
ない。纂３図の回路は第１図のＲ１゜Ｒ２部分に替わる
ものであり０ＵＴＰｔＪＴのデユーティを微調するため
に使用することができる。
た多少の変動は本回路の動作にあまり大きな影響を与え
ない。纂３図の回路は第１図のＲ１゜Ｒ２部分に替わる
ものであり０ＵＴＰｔＪＴのデユーティを微調するため
に使用することができる。
なお、第１図の回路、中では省略したが、一般にｈｉＯ
Ｌ回路では終端抵抗が用いられる。このときはゲートＸ
１、Ｘｌの出力及びＩＮＰＵＴ、ゲートＸ３の出力また
は次段の入力に終端抵抗が付くことは当然である。その
場合、例えば第４図に図示するように５００の終端抵抗
に対し、Ｒ１−Ｒ２−５０００程度が使用される。
Ｌ回路では終端抵抗が用いられる。このときはゲートＸ
１、Ｘｌの出力及びＩＮＰＵＴ、ゲートＸ３の出力また
は次段の入力に終端抵抗が付くことは当然である。その
場合、例えば第４図に図示するように５００の終端抵抗
に対し、Ｒ１−Ｒ２−５０００程度が使用される。
以上説明したように本発明によれば、入力信号のデス−
ティの変化分に対して出力信号のデユーティ変動の極め
て少ないデエーテイ調整回路を実現することができ、そ
の効果は極めて大である。
ティの変化分に対して出力信号のデユーティ変動の極め
て少ないデエーテイ調整回路を実現することができ、そ
の効果は極めて大である。
第１図は本発明による実施例のデ為−テイｐ＋ｕ回路、
第２図は実施例のタイミングチャート、第３回は微餉用
回路例、第４図は終端抵抗を付加したときの回路例であ
る。図中、ＸｌはＮＯＲゲート、Ｘｌは０■ゲート１．
Ｘ３はＮＯＲゲート、ＤＬは遅延回路、ＩＮＰＵＴは入
力端子、０ＵＴＰＵＴ は出力端子、Ｒ１と几２は抵抗
である。 −代理人 弁理士 松 岡 宏四部
第２図は実施例のタイミングチャート、第３回は微餉用
回路例、第４図は終端抵抗を付加したときの回路例であ
る。図中、ＸｌはＮＯＲゲート、Ｘｌは０■ゲート１．
Ｘ３はＮＯＲゲート、ＤＬは遅延回路、ＩＮＰＵＴは入
力端子、０ＵＴＰＵＴ は出力端子、Ｒ１と几２は抵抗
である。 −代理人 弁理士 松 岡 宏四部
Claims (1)
- 約５０％のデユーティ比を有する入力（ｇ号を使用し、
該入力信号と同相の同相入力信号および該入力信号と逆
相の逆相入力信号を作成するとともに、いずれか一方の
信号を該入力信号の繰返し周期の約５０９０の時間だけ
遅延せしめφようにし、さらにいずれか一方が遅延せし
められた上記同相入力信号および逆相入力信号について
その両信号線をそれぞれ抵抗を介して共通点に接続し、
臥共通点における信号をゲート回路で受けるようにした
ことを％叡とするチェ−ティ１１１１ｉｌｌ整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10190381A JPS583421A (ja) | 1981-06-30 | 1981-06-30 | デユ−テイ調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10190381A JPS583421A (ja) | 1981-06-30 | 1981-06-30 | デユ−テイ調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583421A true JPS583421A (ja) | 1983-01-10 |
Family
ID=14312866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10190381A Pending JPS583421A (ja) | 1981-06-30 | 1981-06-30 | デユ−テイ調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583421A (ja) |
-
1981
- 1981-06-30 JP JP10190381A patent/JPS583421A/ja active Pending
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