JPS5835660A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS5835660A JPS5835660A JP56133623A JP13362381A JPS5835660A JP S5835660 A JPS5835660 A JP S5835660A JP 56133623 A JP56133623 A JP 56133623A JP 13362381 A JP13362381 A JP 13362381A JP S5835660 A JPS5835660 A JP S5835660A
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- JP
- Japan
- Prior art keywords
- circuits
- circuit
- microinstruction
- arithmetic
- carry
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7896—Modular architectures, e.g. assembled from a number of identical packages
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１チツプ形のマイクロプロセッサに関する。特
に、大きいビット幅の信号を処理することができるよう
に構成されたマイクロプロセッサが、小さいビット幅の
信号処理にも使用できるように構成する改良に関する。
に、大きいビット幅の信号を処理することができるよう
に構成されたマイクロプロセッサが、小さいビット幅の
信号処理にも使用できるように構成する改良に関する。
集積回路技術の進歩に伴って、マイクロプロセッサの処
理可能なビット数は４ビツトから、８ビツトま友は１６
ビツトと拡大されてきた。近年は６２ビツトのものも計
画されている。これらの処理可能なビット数が増加して
ゆくと、処理の内容によっては従来の少ないビット数の
方が都合がよいものも出てくる。特にマイクロプロセッ
サＬ８Ｉを１個の商品として見ると大きいビット幅の処
理ができるものの需要はそれほど増加せず、ビット幅の
大きいマイクロプロセッサを開発しても、必ずしも販売
数量の、増加あるいは価格の低下に結びつかないことに
なる。
理可能なビット数は４ビツトから、８ビツトま友は１６
ビツトと拡大されてきた。近年は６２ビツトのものも計
画されている。これらの処理可能なビット数が増加して
ゆくと、処理の内容によっては従来の少ないビット数の
方が都合がよいものも出てくる。特にマイクロプロセッ
サＬ８Ｉを１個の商品として見ると大きいビット幅の処
理ができるものの需要はそれほど増加せず、ビット幅の
大きいマイクロプロセッサを開発しても、必ずしも販売
数量の、増加あるいは価格の低下に結びつかないことに
なる。
本発明は、１チツプ形のマイクロプロセッサでちゃなか
ら、独立した２組のデータ処理装置あるいは２倍のビッ
ト長の単一データ処理装置として動作させることができ
る装置を提供することを目的とする。
ら、独立した２組のデータ処理装置あるいは２倍のビッ
ト長の単一データ処理装置として動作させることができ
る装置を提供することを目的とする。
本発明は、マイクロプロセッサの外部から与える切替信
号によυマイクロ命令変換回路を制御して、ビット幅の
大きいものと小さいものとのいずれＫも使用できる装置
を提供する。すなわち、マイクロ命令が２組の独立した
命令である場合は、２組のマイクロ命令制御回路で独立
の制御信号を発生させ、かつ２組の演算回路と対応する
２組のシーケンサを独立に動作させる。一方マイクロ命
令が２倍のビット幅の単独の命令の場合には、２組のマ
イクロ命令制御回路で単独のマイクロ命令を制御するた
めの制御信号を発生させ、かつ前記切替信号にて２組の
演算回路と２組のシーケンサとが下位ビットと上位ビッ
トとでキャリーの伝播が行われるよううにする。これに
より、同一チップのマイクロプロセッサで２組の独立し
たデータ処理を行うことができ、あるいは２倍のビット
幅をもつデータ処理を行うことができる。また、必要な
らば２組の内のどちらか一方だけでデータ処理を行うこ
ともできる。
号によυマイクロ命令変換回路を制御して、ビット幅の
大きいものと小さいものとのいずれＫも使用できる装置
を提供する。すなわち、マイクロ命令が２組の独立した
命令である場合は、２組のマイクロ命令制御回路で独立
の制御信号を発生させ、かつ２組の演算回路と対応する
２組のシーケンサを独立に動作させる。一方マイクロ命
令が２倍のビット幅の単独の命令の場合には、２組のマ
イクロ命令制御回路で単独のマイクロ命令を制御するた
めの制御信号を発生させ、かつ前記切替信号にて２組の
演算回路と２組のシーケンサとが下位ビットと上位ビッ
トとでキャリーの伝播が行われるよううにする。これに
より、同一チップのマイクロプロセッサで２組の独立し
たデータ処理を行うことができ、あるいは２倍のビット
幅をもつデータ処理を行うことができる。また、必要な
らば２組の内のどちらか一方だけでデータ処理を行うこ
ともできる。
本発明のマイクロプロセッサ社演算回路２組とこの演算
回路２組を単独の２倍のビット幅の演算回路として動作
させる場合のキャリー切替回路と、シーケンサ２組と、
このシーケンサ２組を単独のシーケンサとして動作させ
る場合のキャリー切替回路と、マイクロ命令レジスタと
、マイクロ命令変換回路と、マイクロ命令制御回路２組
とを同一のＬ８エチツブ上に有するマイクロプロセッサ
でらって、このマイクロプロセッサを単独のデータ処理
装置として動作させる場合は、このマイクロプロセッサ
外部からの切替信号により、前記マイクロ命令レジスタ
の内容を前記マイクロ命令変換回路を通して前記２組の
マイクロ命令制御回路に転送し、このマイクロプロセッ
サを単独のデータ処理装置として制御し、かつ前記切替
信号にて前記演算回路のキャリー切替回路および前記シ
ーケンサのキャリー切替回路を制御し、前ｆｆ１２組の
演算回路および前記２組のシーケンサを連結させること
により、前記２組の演算回路と前記２組の７−ケンナが
各々単独の２倍のビット幅の演算回路と単独の２倍のビ
ット幅のシーケンサとなるようにし、一方このマイクロ
プロセッサを独立の２組のデータ処理装置として動作さ
せる場合は、前記切替信号により前記マイクロ命令レジ
スタの内容を前記マイクロ命令変換回路を通して独立の
２組のマイクロ命令として前記２組のマイクロ命令制御
回路に転送することにより、独立の制御信号を出し、か
つ前記切替信号により前記演算回路のキャリー切替回路
および前記シーケンサのキャリ−切替回路を制御し、前
記演算回路２組と前記シーケンサ２組を各々対応するよ
うに独立に動作させ、各々独立の２組のデータ処理機能
と単独の２倍のビット幅のデータ処理機能を有すること
を特徴とする。
回路２組を単独の２倍のビット幅の演算回路として動作
させる場合のキャリー切替回路と、シーケンサ２組と、
このシーケンサ２組を単独のシーケンサとして動作させ
る場合のキャリー切替回路と、マイクロ命令レジスタと
、マイクロ命令変換回路と、マイクロ命令制御回路２組
とを同一のＬ８エチツブ上に有するマイクロプロセッサ
でらって、このマイクロプロセッサを単独のデータ処理
装置として動作させる場合は、このマイクロプロセッサ
外部からの切替信号により、前記マイクロ命令レジスタ
の内容を前記マイクロ命令変換回路を通して前記２組の
マイクロ命令制御回路に転送し、このマイクロプロセッ
サを単独のデータ処理装置として制御し、かつ前記切替
信号にて前記演算回路のキャリー切替回路および前記シ
ーケンサのキャリー切替回路を制御し、前ｆｆ１２組の
演算回路および前記２組のシーケンサを連結させること
により、前記２組の演算回路と前記２組の７−ケンナが
各々単独の２倍のビット幅の演算回路と単独の２倍のビ
ット幅のシーケンサとなるようにし、一方このマイクロ
プロセッサを独立の２組のデータ処理装置として動作さ
せる場合は、前記切替信号により前記マイクロ命令レジ
スタの内容を前記マイクロ命令変換回路を通して独立の
２組のマイクロ命令として前記２組のマイクロ命令制御
回路に転送することにより、独立の制御信号を出し、か
つ前記切替信号により前記演算回路のキャリー切替回路
および前記シーケンサのキャリ−切替回路を制御し、前
記演算回路２組と前記シーケンサ２組を各々対応するよ
うに独立に動作させ、各々独立の２組のデータ処理機能
と単独の２倍のビット幅のデータ処理機能を有すること
を特徴とする。
以下、図面を参照しながら詳しく説明する。
第１図に本発明の第一実施例のブロック図を示す。外部
のメモリから与えられたマイクロ命令は、３２ビツトの
マイクロ命令レジスタ（以後「ＭｘＲ」という。）１に
その命令の実行が終了する壕で記憶される。このＭｘＲ
１にマイクロ命令がセットされると、ＭｘＲ１のデータ
はマイクロ命令変換回路２に送られる。このマイクロ命
令変換回路２は本発明の中心をなす回路である。
のメモリから与えられたマイクロ命令は、３２ビツトの
マイクロ命令レジスタ（以後「ＭｘＲ」という。）１に
その命令の実行が終了する壕で記憶される。このＭｘＲ
１にマイクロ命令がセットされると、ＭｘＲ１のデータ
はマイクロ命令変換回路２に送られる。このマイクロ命
令変換回路２は本発明の中心をなす回路である。
このＭｘＲ１の内容が独立した２組のマイクロ命令であ
る場合は、Ｌ８エチツプ外部からの切替信号によりマイ
クロ命令変換回路２を通じて、３２ビツトの命令のうち
第Ｏ〜１５番目のビットは制御回路４に入る。ここで作
られた制御信号は１６ビツトの演算回路＠、２５６ワー
ド×１６ビツトのレジスタメモリ７およびシーケンサ８
等、このマイクロプロセッサの半分を制御する。このＭ
ＸＲｌの第１６〜３２番目のビットは制御回路５に入り
、１６ヒツトの演算回路９．２５６ワード×１６ビツト
のレジスタメモリ１０およびシーケンサ１１等、このマ
イクロプロセッサのもう一方の半分を制御する。このＭ
工Ｒ１の内容が単独のマイクロ命令の場合には、電工Ｒ
１の第０〜３１番目のビットはマイクロ命令変換回路２
で変換して、制御回路４および５に送られる。それぞれ
制御回路４および５０制御信号は、前記と同様にこのマ
イクロプロセッサの半分ずつを制御する。この場合には
、制御回路４および５の制御信号は同一のビット幅の大
きいマイクロ命令を実行させる。
る場合は、Ｌ８エチツプ外部からの切替信号によりマイ
クロ命令変換回路２を通じて、３２ビツトの命令のうち
第Ｏ〜１５番目のビットは制御回路４に入る。ここで作
られた制御信号は１６ビツトの演算回路＠、２５６ワー
ド×１６ビツトのレジスタメモリ７およびシーケンサ８
等、このマイクロプロセッサの半分を制御する。このＭ
ＸＲｌの第１６〜３２番目のビットは制御回路５に入り
、１６ヒツトの演算回路９．２５６ワード×１６ビツト
のレジスタメモリ１０およびシーケンサ１１等、このマ
イクロプロセッサのもう一方の半分を制御する。このＭ
工Ｒ１の内容が単独のマイクロ命令の場合には、電工Ｒ
１の第０〜３１番目のビットはマイクロ命令変換回路２
で変換して、制御回路４および５に送られる。それぞれ
制御回路４および５０制御信号は、前記と同様にこのマ
イクロプロセッサの半分ずつを制御する。この場合には
、制御回路４および５の制御信号は同一のビット幅の大
きいマイクロ命令を実行させる。
次に本！イクロプロセッサの動作について第２図および
第３図を用いて駅間する。第２図はマイクロ命令のフォ
ーマットの一例である。第２図上段の命令は３２ビツト
の演算命令で、このうち８ビツトのレジスタメモリアド
レスＲＡの内容と、１６ビツトの定数Ｃとを４ビツトの
演算モードＭの指示に従って演算し、その結果をレジス
タメモリアドレスＲムに書込む。定数Ｃは演算回路６の
下位１６ビツトに入力され、上位１６ビツトには「０」
が挿入される。
第３図を用いて駅間する。第２図はマイクロ命令のフォ
ーマットの一例である。第２図上段の命令は３２ビツト
の演算命令で、このうち８ビツトのレジスタメモリアド
レスＲＡの内容と、１６ビツトの定数Ｃとを４ビツトの
演算モードＭの指示に従って演算し、その結果をレジス
タメモリアドレスＲムに書込む。定数Ｃは演算回路６の
下位１６ビツトに入力され、上位１６ビツトには「０」
が挿入される。
第２図下段のマイクロ命令は２組の独立した１６ビツト
のマイクロ命令からなり、４ビツトのレジスタメモリア
ドレスＲム１の内容と４ビツトの定数０１とを４ビツト
の演算モードＭ１の指示に従って演算し、その結果をレ
ジスタメモリアドレスＲＡ１に書込む。ｔ＋同時に４ビ
ツトのレジスタメモリアドレスＲム２の内容と４ピツＦ
の定数０２とを４ビツトの演算モードＭ２の指示に従っ
て演算し、その結果をレジスタメモリアドレスＲム２に
書込むように使用される。定数０１および０２はそれぞ
れ演算回路６．９の下位４ビツトに入力され、上位１２
ビツトには「０」が挿入される。
のマイクロ命令からなり、４ビツトのレジスタメモリア
ドレスＲム１の内容と４ビツトの定数０１とを４ビツト
の演算モードＭ１の指示に従って演算し、その結果をレ
ジスタメモリアドレスＲＡ１に書込む。ｔ＋同時に４ビ
ツトのレジスタメモリアドレスＲム２の内容と４ピツＦ
の定数０２とを４ビツトの演算モードＭ２の指示に従っ
て演算し、その結果をレジスタメモリアドレスＲム２に
書込むように使用される。定数０１および０２はそれぞ
れ演算回路６．９の下位４ビツトに入力され、上位１２
ビツトには「０」が挿入される。
第２図の例では、レジスタメモリ７およびレジスタメモ
リ１０の容量として８ビツトのアドレス空間を持つが、
第２図下段のマイクロ命令の場合には、下位４ビツトの
アドレスのみが使用される。
リ１０の容量として８ビツトのアドレス空間を持つが、
第２図下段のマイクロ命令の場合には、下位４ビツトの
アドレスのみが使用される。
第３図は第２図の上段のマイクロ命令がＭＩＲＩＫ４フ
トされた場合と、下段のマイクロ命令がセットされた場
合との切替を行うマイクロ命令変換回路２の詳細図であ
る。
トされた場合と、下段のマイクロ命令がセットされた場
合との切替を行うマイクロ命令変換回路２の詳細図であ
る。
第２図下段のようなマイクロ命令で、切替信号が独立し
た２組の演算を指定している場合には、マイクロ命令の
識別コードであるファンクションコードν１はそのまま
制御回路４に入り、デコードされて制御回路４の内容の
制御信号として使用される。ファンクションコードＩＰ
２はマルチプレクサ（以後ｒＭｐｘＪという。）３３を
通して制御回路５に入に、同様に制御回路５の内部で使
用される。レジスタメモリアドレスＲＡ１およびＲム２
はそれぞれＭ Ｐ Ｘ ３０および３４を通して上位４
ビツトを全て「０」とし、合せて８ビツトのアドレスと
なって制御回路４および５に送られ、そのままレジスタ
メモリ７および１０のアドレスとなる。レジスタメモリ
７およびｌＯの１６ビツトのデータは演算回路６および
９に入力され、演算の対象になる。
た２組の演算を指定している場合には、マイクロ命令の
識別コードであるファンクションコードν１はそのまま
制御回路４に入り、デコードされて制御回路４の内容の
制御信号として使用される。ファンクションコードＩＰ
２はマルチプレクサ（以後ｒＭｐｘＪという。）３３を
通して制御回路５に入に、同様に制御回路５の内部で使
用される。レジスタメモリアドレスＲＡ１およびＲム２
はそれぞれＭ Ｐ Ｘ ３０および３４を通して上位４
ビツトを全て「０」とし、合せて８ビツトのアドレスと
なって制御回路４および５に送られ、そのままレジスタ
メモリ７および１０のアドレスとなる。レジスタメモリ
７およびｌＯの１６ビツトのデータは演算回路６および
９に入力され、演算の対象になる。
演算モードＭ１およびＭ２は、それぞれＭＰＸ３１およ
び３５を通して、制御回路４および５に送られて演算モ
ードを決定し、演算回路６および９の演算を指示する。
び３５を通して、制御回路４および５に送られて演算モ
ードを決定し、演算回路６および９の演算を指示する。
定数０１および０２は、それぞれＭ Ｐ Ｘ ３２およ
び３６の下位４ビツトに入り、上位１２ビツトには全て
「０」が挿入される。制御回路４および５に渡されり１
６ビツトの定数は、そのまま演算回路６および９に送ら
れ演算の対象となる。
び３６の下位４ビツトに入り、上位１２ビツトには全て
「０」が挿入される。制御回路４および５に渡されり１
６ビツトの定数は、そのまま演算回路６および９に送ら
れ演算の対象となる。
演算回路６および９のキャリー人力は、それぞれ制御回
路４および５から演算モードと共に入力され、キャリー
切替回路１２は切替信号にて閉じた状態であり、演算回
路９から演算回路６へのキャリーの伝播は起らない。以
上のようにして演算が行われてその演算結果は読出時と
同一のレジスタメモリアドレスに書込まれる。
路４および５から演算モードと共に入力され、キャリー
切替回路１２は切替信号にて閉じた状態であり、演算回
路９から演算回路６へのキャリーの伝播は起らない。以
上のようにして演算が行われてその演算結果は読出時と
同一のレジスタメモリアドレスに書込まれる。
次Ｋ、第２図上段のマイクロ命令で切替信号が３２ビツ
トの単独の演算を指定している場合について説明する。
トの単独の演算を指定している場合について説明する。
ファンクションコードνはそのまま制御回路４に入シ、
同時にＭ Ｐ Ｘ ３３を通して制御回路５にも入る。
同時にＭ Ｐ Ｘ ３３を通して制御回路５にも入る。
これらは共にデコードされ、演算回路６および９が同一
のマイクロ命令を実行するように制御回路内で使用され
る。次に８ビツトのレジスタメモリアドレスＲＡｔｉＭ
ＰＸ３０および３４を通して制御回路４および５に送ら
れ、同一アドレスの１６ビツトのデータをレジスタメモ
リ７および１０から読出し、演算回路６および９に入力
して演算の対象とする。演算モードＭはＭＰ！３１シよ
び３５を通して制御回路４および５に送られ、演算回路
６および９に同一の演算を行うように指示する。
のマイクロ命令を実行するように制御回路内で使用され
る。次に８ビツトのレジスタメモリアドレスＲＡｔｉＭ
ＰＸ３０および３４を通して制御回路４および５に送ら
れ、同一アドレスの１６ビツトのデータをレジスタメモ
リ７および１０から読出し、演算回路６および９に入力
して演算の対象とする。演算モードＭはＭＰ！３１シよ
び３５を通して制御回路４および５に送られ、演算回路
６および９に同一の演算を行うように指示する。
１６ビツトの定数Ｃは、ＭＰＸ３５を通して制御回路５
へ送られ、そのまま１６ビツトのデータとして演算回路
９へ入力され演算の対象となる。制御回路４にはＭ Ｐ
Ｘ ３２より全て「０」の１６ビツトのデータが送ら
れ、演算回路６の演算の対象となる。演算回路９の演算
でのキャリー出力はキャリー切替回路１２を通して、上
位の演算回路６ヘキヤリ一人力として送られる。演Ｘ回
路６では前記キャリー人力を加えて演算が行われる。演
算回路９のキャリー人力は、演算モードＭと共に制御回
路５より入力される。
へ送られ、そのまま１６ビツトのデータとして演算回路
９へ入力され演算の対象となる。制御回路４にはＭ Ｐ
Ｘ ３２より全て「０」の１６ビツトのデータが送ら
れ、演算回路６の演算の対象となる。演算回路９の演算
でのキャリー出力はキャリー切替回路１２を通して、上
位の演算回路６ヘキヤリ一人力として送られる。演Ｘ回
路６では前記キャリー人力を加えて演算が行われる。演
算回路９のキャリー人力は、演算モードＭと共に制御回
路５より入力される。
以上のようにして演算が行われ、演算回路６および９の
演算結果はそれぞれレジスタメモリ７および１０の続出
時と同一のアドレスに書込まれる。
演算結果はそれぞれレジスタメモリ７および１０の続出
時と同一のアドレスに書込まれる。
ここで演算回路６および９の詳しい動作は、本発明に直
接関係ないので説明を省略する。
接関係ないので説明を省略する。
次にシーケンサについて説明する。シーケンサ１３は制
御回路４に、シーケンサ１１は制御回路５にそれぞれ制
御される。インクリメンタ１４および１５はマイクロ命
令のアドレスを「１」ずつ加算カウントする回路で、通
常はマイクロ命令アドレスレジスタ１８および１９の内
容をインクリメンタ１４および１５で「１」だけ加算し
、それぞれＭＰ Ｘ １６および１７を通して、前のマ
イクロ命令の実行が終了した時点で再びｉイクロ命令ア
ドレスレジスタ１８および１９に書込み次の命令の７エ
ツチを行う。
御回路４に、シーケンサ１１は制御回路５にそれぞれ制
御される。インクリメンタ１４および１５はマイクロ命
令のアドレスを「１」ずつ加算カウントする回路で、通
常はマイクロ命令アドレスレジスタ１８および１９の内
容をインクリメンタ１４および１５で「１」だけ加算し
、それぞれＭＰ Ｘ １６および１７を通して、前のマ
イクロ命令の実行が終了した時点で再びｉイクロ命令ア
ドレスレジスタ１８および１９に書込み次の命令の７エ
ツチを行う。
ブランチ系のマイクロ命令がＭ工Ｒ１にセットされた場
合には、制御回路４および５の指示に従い演算回路６お
よび９で演算した結果をそれぞれＭ Ｐ Ｘ １６およ
び１７を通して、マイクロ命令アドレスレジスタ１８お
よび１９に書込み、ブランチ先のマイクロ命令のフェッ
チを行う１、このマイクロプロセッサが１６ビツトの独
立した２組のマイクロ命令を７エツチする場合には、切
替信号によってインクリメンタ１４のキャリー人力には
キャリー切替回路２０を通して「０」が入力され、シー
ケンサ１１と１３は別々に動作する、３２ビツトの単独
のマイクロ命令をフェッチする場合には、インクリメン
タ１４のキャリー人力はキャリー切替回路２０を切替信
号で切替えることにより、インクリメンタ１５のキャリ
ー出力を結合され、キャリーが伝播するようになり、シ
ーケンサ１１と１３は１つの３２ビツトのシーケンサと
して動作する。
合には、制御回路４および５の指示に従い演算回路６お
よび９で演算した結果をそれぞれＭ Ｐ Ｘ １６およ
び１７を通して、マイクロ命令アドレスレジスタ１８お
よび１９に書込み、ブランチ先のマイクロ命令のフェッ
チを行う１、このマイクロプロセッサが１６ビツトの独
立した２組のマイクロ命令を７エツチする場合には、切
替信号によってインクリメンタ１４のキャリー人力には
キャリー切替回路２０を通して「０」が入力され、シー
ケンサ１１と１３は別々に動作する、３２ビツトの単独
のマイクロ命令をフェッチする場合には、インクリメン
タ１４のキャリー人力はキャリー切替回路２０を切替信
号で切替えることにより、インクリメンタ１５のキャリ
ー出力を結合され、キャリーが伝播するようになり、シ
ーケンサ１１と１３は１つの３２ビツトのシーケンサと
して動作する。
以上説明したように本発明によれば、キャリー切替回路
とマイクロ命令変換回路を設けることにより、１チツプ
のマイクロプロセッサでありながら、これを独立した２
組のデータ処理装置または２倍のビット長の単一のデー
タ処理装置として使用することができる。１＋同一チツ
ブで、２種のピット長のマイクロプロセッサとしても使
用することができる。し九がって、本発明のマイクロプ
ロセッサＬＢ工は、ビット幅の大きい処理に対する要望
にも応じられるとともに、需要の大きい短いビット幅の
処理にも利用できるので、量産することがアき、低価格
の商品として提供することができる。短いビット幅の処
ｊｌＫ利用する場合には、並列処理を行い、その信頼性
を向上させるような使い方もできる。
とマイクロ命令変換回路を設けることにより、１チツプ
のマイクロプロセッサでありながら、これを独立した２
組のデータ処理装置または２倍のビット長の単一のデー
タ処理装置として使用することができる。１＋同一チツ
ブで、２種のピット長のマイクロプロセッサとしても使
用することができる。し九がって、本発明のマイクロプ
ロセッサＬＢ工は、ビット幅の大きい処理に対する要望
にも応じられるとともに、需要の大きい短いビット幅の
処理にも利用できるので、量産することがアき、低価格
の商品として提供することができる。短いビット幅の処
ｊｌＫ利用する場合には、並列処理を行い、その信頼性
を向上させるような使い方もできる。
第１図は本発明の一実施例装置構成を示すブロック図。
第２図はマイクロ命令フォーマットの一１ｊｌ ｔ 示
す図。 第３図は第２図に示すマイクロ命令を実行するときのマ
イクロ命令変換回路の詳細図。 １・・・マイクロ命令レジスタ（Ｍ工ｉ）、ｚ−マイク
ロ命令変換回路、４．５・−マイクロ命令制御回路、６
．９・・・演算回路、１１．１３・・・シーケンサ、１
２．２０−・キャリー切替回路。 特許出願人 日本電気株式会社 代理人 弁理士弁 出 直 孝 兇 １ 図
す図。 第３図は第２図に示すマイクロ命令を実行するときのマ
イクロ命令変換回路の詳細図。 １・・・マイクロ命令レジスタ（Ｍ工ｉ）、ｚ−マイク
ロ命令変換回路、４．５・−マイクロ命令制御回路、６
．９・・・演算回路、１１．１３・・・シーケンサ、１
２．２０−・キャリー切替回路。 特許出願人 日本電気株式会社 代理人 弁理士弁 出 直 孝 兇 １ 図
Claims (1)
- （１）少なくとも論理演算と算術演算とシフト演算とを
実行することのできる２個の演算回路と、この２個の演
算回路の一方から他方へのキャリー信号を開閉する第一
のキャリー切替回路と、マイクロ命令のアドレスを定め
る２組のシーケンサと、この２組のシーケンサの一方か
ら他方へのキャリー信号を前記第一のキャリー切替回路
と連動して開閉する第二のキャリー切替回路と、与えら
れるマイクロ命令を一時蓄積するマイクロ命令レジスタ
（ＭＩＲ）と、このレジスタのａ’、力に接続されたマ
イクロ命令変換回路と、このマイクロ命令変換回路の出
力の上位ビットと下位ビットとをそれぞれの入力として
前記２個の演算回路に制御信号を与える２個のマイクロ
命令制御回路とを同一のチップ上に備え、 前記第一および第二のキャリー切替回路を閉じて前記２
個の演算回路および前記２組のシーケンサが長いビット
幅の信号処理を行うモードと、前記第一および第二のキ
ャリー切替回路を開いて前記２個の演算回路および前記
２組のシーケンサが短いビット幅の信号処理をそれぞれ
独立に行うモードとに切替えて利用できるように構成さ
れたことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133623A JPS5835660A (ja) | 1981-08-26 | 1981-08-26 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133623A JPS5835660A (ja) | 1981-08-26 | 1981-08-26 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835660A true JPS5835660A (ja) | 1983-03-02 |
Family
ID=15109141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133623A Pending JPS5835660A (ja) | 1981-08-26 | 1981-08-26 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59206970A (ja) * | 1983-05-11 | 1984-11-22 | Nec Corp | マイクロプロセツサ |
| JPS6191726A (ja) * | 1984-10-11 | 1986-05-09 | Ascii Corp | 複合マイクロプロセツサ |
-
1981
- 1981-08-26 JP JP56133623A patent/JPS5835660A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59206970A (ja) * | 1983-05-11 | 1984-11-22 | Nec Corp | マイクロプロセツサ |
| JPS6191726A (ja) * | 1984-10-11 | 1986-05-09 | Ascii Corp | 複合マイクロプロセツサ |
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