JPH01116702A - シーケンスコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は工作機械、ロボット等を制御するシーケンスコ
ントローラに関する。

「従来の技術」 シーケンスコントローラではリレー回路図に対応したＡ
ＮＤ論理等のビット演算命令を実行することが多いなめ
、１ビツト毎の論理演算を専門に処理するビットＣＰＬ
Ｊ（処理装置）と、１６ビツトの１ワード毎の数値計算
など普通のコンピュータ命令を専門に処理するワードＣ
ＰＵ（処理装置）とを備えたマルチＣＰＵ方式で構成さ
れたものが多い。

従来のマルチＣＰＵ方式の装置は、第６図に示す様に、
シーケンスプログラムメモリ３及びデータメモリ４のそ
れぞれのアドレスバス２１，２３及びデータバス２２．
２４にビットＣＰＵ１とワードＣＰＵ２とが並列に接続
されたものであった。

ビット演算等の基本命令を実行するビットＣＰＵ１と、
数値計算等の応用命令を実行するワードＣＰＵ２とは互
いに処理要求信号線２５．２６で結ばれている。基本的
な制御はビットＣＰＵＩで行・い、ビットＣＰＵ　１が
応用命令を検知した場合にワードＣＰＵ２に処理要求２
５を出し、ワードＣＰＵ２を作動させていた。このため
、処理要求２５を受けたワードＣＰ・Ｕ２は、実行すべ
き応用命令が格納されているシーケンスプログラムメモ
リ３のアドレスをビットｃ　Ｐ　Ｕ　１　ｊ＞ｚら教え
てもらい、改めて当該応用命令をシーケンスプログラム
メモリ３から読出して処理を行う必要があった。

それ故、プログラム命令中に応用命令が介在すると、処
理速度が非常に遅くなるという問題点があった。

「発明が解決しようとする問題点」 本発明は上記の問題点を解決するためなされたものであ
り、シーケンスコントローラの基本的な処理であるビッ
ト演算（基本命令）の処理速度を確保しつつ、応用命令
の処理を高速化することができる装置を提供することを
目的とする。

「問題点を解決するための手段」 実施例図面である第１図を参照し説明する。上記の目的
を達成するため本発明では、主にビット演算を行うビッ
トＣ，ＰＵ１と、数値演算等を行うワードＣＰＵ２とを
備えたマルチＣＰＵ方式のシーケンスコントローラにお
いて、シーケンスプログラムメモリ３とビットＣＰＵ１
とを接続するデータバス１２のデータを、少なくとも一
つの応用命令を構成するワード数だけ常時一時記憶する
フェッチレジスタ５と、前記フェッチレジスタ５の出力
又はデータメモリ４からのデータバス１３のいずれかを
選択してワードＣＰＵ２のデータバス１７に接続するデ
ータバス選択回路７と、前記フェッチレジスタ５の出力
、ピッｌ−ＣＰ　Ｕ　１からのアドレスバス１４、又は
ワードＣＰＵ２からのアドレスバス１６のいずれか一つ
を選択してデータメモリ４のアドレスバス１５に接続す
るアドレスバス選択回路６と、ワードＣＰＵ２からのア
ドレスバス１６のデータ及びビットＣＰＵＩからの処理
要求信号１８に従って前記データバス選択回路７及びア
ドレスバス選択回路６に選択信号を出力するアドレスデ
コーダ回路８と、を備えることを特徴とするシーケンス
コントローラが提供される。

「作用」 上記の構成によれば、基本的な命令は専用のピッ）ＣＰ
ＵＩにより高速処理される。一方、フェッチレジスタ５
にはビットＣＰｔＪ１により読出された最新の数ワード
のデータが常時記憶されているから、ビットＣＰＬＩ　
１が応用命令を検知した時点には当該応用命令を構成す
るオペコード、オペランド等の数ワードのデータ（命令
）は全てフェッチレジスタ５に収容されていることにな
る。それ故、処理要求を受けたワードＣＰＵ２は、改め
てシーケンスプログラムメモリ３から命令を読出す必要
はなく、フェッチレジスタ５の内容に従ってデータメモ
リ４の内容を読出すなど当該応用命令の処理を行うこと
ができ、処理を高速化するこ・とができる。当該応用命
令の処理を行う際に、データメモリ４のアドレスはアド
レスバス選択回路６により制御され、ワードＣＰｔＪの
データバス１７の内容はデータバス選択回路７により制
御されるから、ワードＣＰＵ２はオペランドの内容を読
込まなくてもオペランドの指定するデータの読出し、書
込みが可能になり、応用命令の処理がさらに高速化され
る。

「実施例」 本発明の実施例について図面に従って説明する。

第１図は実施例の基本組成を示すブロック図、第２図及
び第３図は詳細構成を示す要部ブロック図である。

このシーケンスコントローラは、ビット演算等の基本命
令を実行するビットＣＰＵＩと、数値計算等の応用命令
を実行するワードＣＰＵ２との二つのＣＰＵ（中央処理
ユニット）を備えている。また、メモリには、基本命令
及び応用命令からなる機械制御のためのシーケンスプロ
グラムが格納されるシーケンスプログラムメモリ３と、
制御途中での種々のデータが記憶されるデータメモリ４
とを備えている。シーケンス１０グラムメモリ３とビッ
トＣＰＵＩとはアドレスバス１１及びデータバス１２に
より直接結ばれている。データメモリ４とビットＣＰＵ
Ｉとはデータバス１３は直接接続されているが、アドレ
スバス１４，１５はアドレスバス選択回路６を介して接
続されている。

シーケンスプログラムメモリ３のデータバス１２にはフ
ェッチレジスタ５が接続されている。

フェッチレジスタ５は、第２図に示す様に、４つのレジ
スタ５１．５１５３．５４を有し、４ワードの容量を有
するレジスタであり、ビットＣＰＵ１によりアドレス指
定されて読出されたシーケンスプログラムメモリ３のデ
ータを、過去４回分に渡って常時記憶している。この４
ワードの内容は、読出されたデータ（命令）が応用命令
である場合には、命令の種類を示すオペコード（５１）
と、命令の対象となる数値（定数）またはその数値が格
納されたデータメモリ４のアドレスを示す３つのオペラ
ンド（５２，５３，５４＞からなる。

フェッチレジスタ５の出力はアドレスバス選択回路６及
びデータバス選択回路７に接続される。

第２図に示す様に、データバス選択回路７には、フェッ
チレジスタ５の全てのワードレジスタ５１へ５４が接続
されているのに対し、アドレスバス選択回路６には下位
３ワードのワードレジスタ５２．５３．５４Ｌか接続さ
れていない、これは、アドレスバス選択回路６では３つ
のオペランド部分しか要しないからである。

アドレスバス選択回路６には、上記フェッチレジスタ５
の出力の他に、ビットＣＰＵＩからのアドレスバス１４
及びワードＣＰＵ２からのアドレスバス１６が接続され
ている。アドレスバス選択回路６は、第２図に示す様に
、３つのゲート回路６１．６２．６３と２つのマルチプ
レクサ６４゜６５からなり、アドレスデコーダ回路８か
らの選択信号Ｃ５Ｏ，Ｃ８Ｉ、Ｃ８２及びビットＣＰＵ
１からの処理要求信号ＲＥＱに従ってフェッチレジスタ
５の３つのワードレジスタ５２．５３゜５４の出力又は
ビットｃｐｕｉあるいはワードＣＰＵ２のアドレスバス
１４，１６の一つを選択して、データメモリ４へのアド
レスバス１３に接続することが可能である。たとえば、
ビットＣＰＵ１から処理要求信号ＲＥＱが出力されてい
ない場合は、マルチプレクサ６５によりビットＣＰＵＩ
からのアドレスバス１４がデータメモリ４へのアドレス
バス１５に直接接続されることになる。

データバス選択回路７には、上記のフェッチレジスタ５
の出力の他に、データメモリ４からのデータバス１３が
接続される。データバス選択回路７は５つのゲート回路
７１．７２．７３，７４゜７５からなり、アドレスデコ
ーダ回路８からの選択信号Ｃ８３，Ｃ８４，ＣＳ５．Ｃ
３６に従ってフェッチレジスタ５の４つのワードレジス
タ５１〜５４の出力又はデータメモリ４からのデータバ
ス１３のいずれか一つを選択してワードＣＰＵＩのデー
タバス１７に接続することが可能である。

アドレスデコーダ回路８には、ビットＣＰＵＩからの処
理要求信号線１８及びワードＣＩ）　Ｕ　１からのアド
レスバス１６が接続されている。第３図に示す様に、ア
ドレスデコーダ回路８はデコード回路８１との２つのＮ
ＡＮＤゲート８２．８３からなり、ビットＣＰＵ１から
の処理要求１８号線１８の信号ＲＥＱが出力されている
場合にワードＣＰＵ２からのアドレスバス１６のデータ
をデコードして、各層の選択信号Ｃ８Ｏ〜Ｃ３６を出力
する。各選択信号Ｃ３Ｏ−Ｃ３６によりデータバス選択
回路７及びアドレスバス選択回路６が開閉されることは
前述のとおりである。

ビットＣＰＵＩとワードＣＰＵ２とは処理要求信号線１
８により接続され、ビットＣＰＵＬから処理要求信号Ｒ
ＥＱを出力することによりワードＣＰＵ２の処理が開始
され、ワードＣＰＵ２から処理完了の信号を返すことに
よりビットＣＰＵＩの処理が再開される。

第４図はビットＣＰＬＪＩでの処理を示すフローチャー
トである。

ビットＣＰＵＩの処理１００が開始されると、ステップ
１０１ではシーケンスプログラムメモリ３から命令語を
読出す。次に、ステップ１０２で、その命令語の解読を
行う０次に、ステップ１０３で、その命令語がＡＮＤ、
ＯＲ論理等のビット演算を行う基本命令であるか、数値
計算等のワード毎の並列演算を行う応用命令であるかを
判別する。

基本命令であればステップ１０４に進み、当該命令の処
理を実行して処理を終了し、再びステップ１０１に戻る
。一方、応用命令であればステップ１０５に進む、ステ
ップ１０５では、ワードＣＰＵ２に処理要求信号ＲＥＱ
を出力する。そして、ステップ１０６でワードＣＰＵ２
から処理完了の信号が返されるまで待ち、処理完了の信
号が返されれば処理を終了してステップ１０１に戻る。

第５図はワードＣＰＵ２での処理を示すフローチャート
である。

ビットＣＰＵＩから処理要求信号ＲＦ、　Ｑが出力され
ると、ワードＣＰＵ２の処理２００が開始される。まず
、ステップ２０１ではフェッチレジスタ５からオペコー
ドを読出す、これは、アドレスバス１６に特定のアドレ
スを出力することにより、アドレスデコーダ回路８に選
択信号Ｃ８６を出力させてデータバス選択回路７のゲー
ト回路７１を開き、フェッチレジスタ５のオペコード部
が記憶されたワードレジスタ５１の内容をデータバス１
７に出力させてオペコードを読出すのである。

次に、ステップ２０２では、オペコードの内容から次に
引続くオペランドがデータメモリ４のアドレスを指定す
る間接指定の命令か、オペランド自体が演算の対象とな
る定数を示している直接指定の命令かを判別する。

間接指定の命令であれば、ステップ２０３に進み、オペ
ランド部で指定されたデータメモリ４の内容を読込み、
ワードＣＰＵ２の内部レジスタに収容する。たとえば、
今回の応用命令が加算命令（ＡＤＤ、ＯＰｌ、ＯＦ２，
０Ｐ３）であったとする。この命令ＡＤＤは、０■）１
で指定されるメモリアドレスの内容と、ＯＰ　２で指定
されるメモリアドレスの内容とを読出して加算し、その
結果をＯＦ２で指定されるメモリアドレスに収容しなさ
いという命令である。当該加算命令のオペコードＡＤＤ
を解読したワードＣＰ　Ｕ　２は、ステップ２０３で特
定のアドレスをアドレスバス１６に出力し、アドレスデ
コーダ回ｆ８８に選択信号Ｃ８２を出力させてアドレス
バス選択回路６のゲート回路６１及びマルチプレクサ６
４．６５を開くことにより、フェッチレジスタ５の第１
オペランド部が記憶されたワードレジスタ５２の内容Ｏ
ＰＩをデータメモリ４へのアドレスバス１５に出力する
。

この結果、データメモリ４は当該アドレスＯＰＩのデー
タをデータバス１３に出力し、ワードＣＰＵ２はデータ
バス選択回路７を経由してそのデータを読み込む、同様
にしてワードＣＰＵ２はアドレスバス１６に出力する特
定のアドレスを順次変更し、フェッチレジスタ５のワー
ドレジスタ５３の内容ＯＰ２をメモリアドレスとするデ
ータメモリ４の内容を読込む、そして、ステップ２０５
で演算処理（加算）を行い、その結果をデータバス１７
に出力する。同時に、アドレスバス１６に特定のアドレ
スを出力することによりアドレスバス選択回路６のゲー
ト回路６３を開き、ワードレジスタ５４に記憶されたオ
ペランドＯＰ３の内容をデータメモリ４へのアドレスバ
ス１５に出力してメモリアドレスを指定し、当該アドレ
ス（ＯＰ　３　）に演算結果を収容する。

このように、応用命令がオペランドを間接指定する命令
であっても、ワードＣＰＵ２はそのオペランドの内容ｏ
Ｐ１．ＯＰ２．ＯＰ３を知ることなく、特定のアドレス
を機械的に出力してアドレスデコーダ回路８を作用させ
ることにより処理を行うことができ、応用命令の処理を
高速化することができる。

一方、ステップ２０１で、当該命令がオペランド自体が
演算対象となる定数を示している直接指定の命令であれ
ば、ステップ２０４に進み、特定のアドレスをアドレス
バス１６に出力して当該オペランドをフェッチレジスタ
５から読み出し、ステップ２０５で演算処理を行う、 そして、演算処理が完了すればステップ２０６に進み、
処理完了信号をビットＣＰＵＩに返して今回のワードＣ
ＰＵ２の処理を終了する９、処理完了信号により、ビッ
トＣＰＵＩはステップ１０６の待機状態からステップ１
０１に戻り、次の命令の処理を開始する。

上述の様に、ワードＣＰＵ２はシーケンスプログラムメ
モリ３を直接読出す必要がなく、また、解読したオペコ
ードの内容に従って特定のアドレスをアドレスバス１６
に出力するだけで機械的にオペランドの内容又はオペラ
ンドで指定されるデータメモリ４の内容にアクセスする
ことができ、応用命令の処′埋速度を高めることができ
る。

「発明の効果」 以上説明したように本発明は上記の構成を有し、数ワー
ドの容量を有するフェッチレジスタと、アドレスバス及
びデータバスを選択する各バス選択回路とを備えるもの
であるから、応用命令の処理を行うワードＣＰＵが改め
てシーケンスプログラムの内容を読出すことなく処理を
行うことができ。

ビットＣＰＵとワードＣＰＵとを備えるマルチＣＰＵ方
式のシークンスコントローラにおいて、応用命令の処理
を極めて高速化することができるという優れた効果があ
る。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例を示し、第１図は
実施例シーケンスコントローラの基本構成を示すブロッ
ク図、第２図及び第３図は要部の詳＃構成を示すブロッ
ク図、第４図及び第５図はそれぞれビットＣＰＵ及びワ
ードＣＰＵでの処理を示すフローチャートであり、第６
図は従来装置を示すブロック図である。 １１１．ビットＣＰＵ、　　２６．、ワードＣＩ）　Ｕ
、３０１．シーケンスプログラムメモリ、　４１０．デ
ータメモリ、　　５６６、フェッチレジスタ、　６８１
．アドレスバス選択回路、　　７．、、データバス選択
回路、　８００．アドレスデコーダ回路、　　１１，１
４゜１５．１６．、、アドレスバス、　１２．１３．１
７゜、６データパス、　１８．、、処理要求信号線。 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 主にビット演算を行うビットＣＰＵと、数値演算等を行
   うワードＣＰＵとを備えたマルチＣＰＵ方式のシーケン
   スコントローラにおいて、 シーケンスプログラムメモリとビットＣＰＵとを接続す
   るデータバスのデータを、少なくとも一つの応用命令を
   構成するワード数だけ常時一時記憶するフェッチレジス
   タと、 前記フェッチレジスタの出力又はデータメモリからのデ
   ータバスのいずれかを選択してワードＣＰＵのデータバ
   スに接続するデータバス選択回路と、 前記フェッチレジスタの出力、ビットＣＰＵからのアド
   レスバス、又はワードＣＰＵからのアドレスバスのいず
   れか一つを選択してデータメモリのアドレスバスに接続
   するアドレスバス選択回路と、 ワードＣＰＵからのアドレスバスのデータ及びビットＣ
   ＰＵからの処理要求信号に従って前記データバス選択回
   路及びアドレスバス選択回路に選択信号を出力するアド
   レスデコーダ回路と、を備えることを特徴とするシーケ
   ンスコントローラ。