JPS5835934A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPS5835934A JPS5835934A JP56134086A JP13408681A JPS5835934A JP S5835934 A JPS5835934 A JP S5835934A JP 56134086 A JP56134086 A JP 56134086A JP 13408681 A JP13408681 A JP 13408681A JP S5835934 A JPS5835934 A JP S5835934A
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- chip
- wire
- resin
- tab
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- H10W72/075—Connecting or disconnecting of bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
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- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
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- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は回路素子チップをタブリード上に固定し、この
チップ上の電極部（パッド）と外部リードの内端とを極
めて細い金等のワイヤなどで結線（ワイヤボンディング
）シ、シかる後にエポキシ系樹脂などで封止するトラン
ジスタ、ＩＯ，ＸａＢ工、モジュール等の電子部品（半
導体装置）に関する。
チップ上の電極部（パッド）と外部リードの内端とを極
めて細い金等のワイヤなどで結線（ワイヤボンディング
）シ、シかる後にエポキシ系樹脂などで封止するトラン
ジスタ、ＩＯ，ＸａＢ工、モジュール等の電子部品（半
導体装置）に関する。
一般に、半導体装置は回路素子チップのパッド（電極）
と外部リードとを極めて細いワイヤで接続した後、トラ
ンスファーモールド法などを用いて所要形状に成型する
ことにより製造ちれているのであるが、この回路素子チ
ップの電極取出し部（パッド）Ｆｉ、外部リードとの結
線にできる限り近づけるために、回路素子チップ主面の
外周部に配置するような設計になっている。
と外部リードとを極めて細いワイヤで接続した後、トラ
ンスファーモールド法などを用いて所要形状に成型する
ことにより製造ちれているのであるが、この回路素子チ
ップの電極取出し部（パッド）Ｆｉ、外部リードとの結
線にできる限り近づけるために、回路素子チップ主面の
外周部に配置するような設計になっている。
ところで、最近は素子集積度の向上によるチップサイズ
の大形化が図られるとともに、一方ではパッケージの薄
形、小形化を要求されるようになって来た。この結果、
モールドレジンの硬化応力によるチップクラック、ワイ
ヤＩＦＴＡＩや、又信頼度テストでの熱ストレスでのワ
イヤＭ線か大きな問題となっている。また、チップを弾
性率の高めゴム系物質でコーティングする構造では温度
サイクルに対するマージンが狭いという問題があった。
の大形化が図られるとともに、一方ではパッケージの薄
形、小形化を要求されるようになって来た。この結果、
モールドレジンの硬化応力によるチップクラック、ワイ
ヤＩＦＴＡＩや、又信頼度テストでの熱ストレスでのワ
イヤＭ線か大きな問題となっている。また、チップを弾
性率の高めゴム系物質でコーティングする構造では温度
サイクルに対するマージンが狭いという問題があった。
たとえば、第１図は代表的な樹脂封止型（プラスチック
・パッケージ）の工Ｃ１の俯敞図である。
・パッケージ）の工Ｃ１の俯敞図である。
この工Ｃ１はタブリード２の中央のタブ部分に回路素子
チップ（チップ）３ｔ−固定するとともに、このチップ
３の周辺にリード４の内端を臨ませている。そして、リ
ード４の内端とチップ３の主面（上面）の周辺部に配列
したパッド（電極）とを金線からなるワイヤ５で接続し
ている。また、レジンからなるパッケージ６でリード４
の外端部を除く部分以外を封止してｂる。パッケージ６
０局面から央出するリード４は途中で下方に折れ曲が９
、デュアルインライン形プラスチックパッケージ（Ｄ工
Ｌ−Ｐ）となっている。
チップ（チップ）３ｔ−固定するとともに、このチップ
３の周辺にリード４の内端を臨ませている。そして、リ
ード４の内端とチップ３の主面（上面）の周辺部に配列
したパッド（電極）とを金線からなるワイヤ５で接続し
ている。また、レジンからなるパッケージ６でリード４
の外端部を除く部分以外を封止してｂる。パッケージ６
０局面から央出するリード４は途中で下方に折れ曲が９
、デュアルインライン形プラスチックパッケージ（Ｄ工
Ｌ−Ｐ）となっている。
ところで、チップサイズが３．５ Ｘ ７．０■と大き
なり工Ｌ−Ｐの１６リードビン（１６本リード）ＩＣ１
組み立て、レジンモールドして信頼性評価試験を行なっ
た。
なり工Ｌ−Ｐの１６リードビン（１６本リード）ＩＣ１
組み立て、レジンモールドして信頼性評価試験を行なっ
た。
な訃、第２図はリードフレーム形状を示す一部の平面図
、第３図はワイヤボンディング状態を示す一部の平面図
である。また、パッケージの周辺に付し次番号はリード
４の識別用の番号である。
、第３図はワイヤボンディング状態を示す一部の平面図
である。また、パッケージの周辺に付し次番号はリード
４の識別用の番号である。
信頼性評価として、−５５℃〜１５０℃の液相下で耐温
度サイクルテスト（２Ｋｏｏ）を実施し友ところ、＃４
図で示すように、ワイヤ＃線不良か発生した。同グラフ
で示すように、リードピン数。
度サイクルテスト（２Ｋｏｏ）を実施し友ところ、＃４
図で示すように、ワイヤ＃線不良か発生した。同グラフ
で示すように、リードピン数。
ｉｓ３，６＋１１．１４のものはｌ！Ｆｒｓ、不良頻度
が高い。不良リードピンはチップのコーナーリードピン
（３，６，１１，１４）に特に多い傾向が見られた。不
良品はワイヤネック部（ムロボール近傍）Ｋ粒界クラッ
ク及びｍ線が発生していた。
が高い。不良リードピンはチップのコーナーリードピン
（３，６，１１，１４）に特に多い傾向が見られた。不
良品はワイヤネック部（ムロボール近傍）Ｋ粒界クラッ
ク及びｍ線が発生していた。
したがって、本発明の目的は、チップの大型化、パッケ
ージの小型、薄型化において、レジンの硬化応力や、信
頼度テストでの熱ストレスによるワイヤ＊ｔｔ−防止す
ることにある。
ージの小型、薄型化において、レジンの硬化応力や、信
頼度テストでの熱ストレスによるワイヤ＊ｔｔ−防止す
ることにある。
また、本発明の他の目的は、ｒｒ！不艮不良駆症状とし
て現われる電気特性不良（リーク電流増大。
て現われる電気特性不良（リーク電流増大。
耐圧劣化、Ａｔ腐食など）を防止することにある。
このような目的を達成する几めに本発明は、エポキシ系
樹脂などで封止した工０．Ｌ８工の回路素子チップのム
ロワイヤあるいはチップか、レジンから受ける内部応力
か集中するチップコーナー（四隅）ｔ−避けて電極パッ
ドを配置した構造とするものでるる。ま友、チップコー
ナーを避けた電極パッドに対応してリードのインナーリ
ード部を配設するものである。
樹脂などで封止した工０．Ｌ８工の回路素子チップのム
ロワイヤあるいはチップか、レジンから受ける内部応力
か集中するチップコーナー（四隅）ｔ−避けて電極パッ
ドを配置した構造とするものでるる。ま友、チップコー
ナーを避けた電極パッドに対応してリードのインナーリ
ード部を配設するものである。
以下、実施例によシ本発明を説明する。
第５図は本発明の一実施例による１６リードビン構造の
Ｄ工Ｌ−Ｐの工Ｏ１−示す概念的な平面図である。同図
に示すように、パッケージ６の中央Ｋｔｌタブリード２
のタブ７が位置し、このタブ７上には回路素子チップ３
か固定されている。また、１〜１６リードビンからなる
リード（リードビン）４の内端（インナーリードの内端
）がタブ７０周縁に臨んでいる。そして、各リード４の
内端とチッ７’３Ｏ電極（パッド）８とは金線からなる
ワイヤ５で接続逼れている。パッケージ６の周囲に付し
た１〜１６の番号はリードピンの識別（機１ｆｆｉ）番
号を示す。この実施例では、電極（パッド）８はテップ
３の隅部を外れ几位置に設けである。したがって、ワイ
ヤ５が長くならないように、できるだけ、リード内ｍは
対応するパッドＢに近接するように配設されている。
Ｄ工Ｌ−Ｐの工Ｏ１−示す概念的な平面図である。同図
に示すように、パッケージ６の中央Ｋｔｌタブリード２
のタブ７が位置し、このタブ７上には回路素子チップ３
か固定されている。また、１〜１６リードビンからなる
リード（リードビン）４の内端（インナーリードの内端
）がタブ７０周縁に臨んでいる。そして、各リード４の
内端とチッ７’３Ｏ電極（パッド）８とは金線からなる
ワイヤ５で接続逼れている。パッケージ６の周囲に付し
た１〜１６の番号はリードピンの識別（機１ｆｆｉ）番
号を示す。この実施例では、電極（パッド）８はテップ
３の隅部を外れ几位置に設けである。したがって、ワイ
ヤ５が長くならないように、できるだけ、リード内ｍは
対応するパッドＢに近接するように配設されている。
第６図のグラフは、この実施例のＩＣの信頼性評価テス
ト（−５０℃〜１５０℃、２Ｋ ｏｏ ）の結果を示す
。このグラフでもわかるように、チップコーナーのリー
ドビン３，６．１１．１４の断線不良率は従来に比較し
て非常に少なく（１／３以下）なシ、不良発生はコーナ
一部のリードビンに多いという特異性は見られなくなる
。また、同様に、ｒＩＩ不艮不良っていない電気特性不
良も低減したＯ なか、本発明の変形例として、次のものか考えられる。
ト（−５０℃〜１５０℃、２Ｋ ｏｏ ）の結果を示す
。このグラフでもわかるように、チップコーナーのリー
ドビン３，６．１１．１４の断線不良率は従来に比較し
て非常に少なく（１／３以下）なシ、不良発生はコーナ
一部のリードビンに多いという特異性は見られなくなる
。また、同様に、ｒＩＩ不艮不良っていない電気特性不
良も低減したＯ なか、本発明の変形例として、次のものか考えられる。
第７図および第８図（ａ） 、 （ｔ））はレジンの内
部応力を、チップの中心からの距離で表わしている。こ
の図の如１＜、応力はチップコーナーに集中している。
部応力を、チップの中心からの距離で表わしている。こ
の図の如１＜、応力はチップコーナーに集中している。
そこで、この位置を避けて電極（パッド）８をレイアウ
トする（第９図参照）リードピン数か多い場合は、電極
（パッド）８を千鳥にレイアウトしても良い（第１θ図
参照）。
トする（第９図参照）リードピン数か多い場合は、電極
（パッド）８を千鳥にレイアウトしても良い（第１θ図
参照）。
以上のように、本発明の樹脂封止型子導体装置は、従来
のものと比ベチップサイズの大きな工Ｏｔルジンの硬化
応力や熱ストレスによるワイヤ断ａｔ発生させることな
く、又、各種信頼性テストによる耐−不良の前駆症状と
して現われる電気不良を防止し大幅に信頼性を向上する
ことができる。
のものと比ベチップサイズの大きな工Ｏｔルジンの硬化
応力や熱ストレスによるワイヤ断ａｔ発生させることな
く、又、各種信頼性テストによる耐−不良の前駆症状と
して現われる電気不良を防止し大幅に信頼性を向上する
ことができる。
第１図社従来のＩＣの俯敞図、第２図および第３図は同
じく一部の平面図、第４図は同じ＜１ＦｒｌＩ不良状況
を示すグラフ、ｆｓ５図は本発明の一実施例による工０
の一部の平面図、第６図は同じく断線不良状況を示すグ
ラフ、第７図はレジンの応力分布を示すグラフ、ｆａＢ
図（ハ））、（紛は同じくチップ平面図、およびレジン
応力分布のグラフ、第９図。 第１θ図は本発明の他の実施例によるチップの平面図で
ある。 １・・・工０．２・・・タブリード、３・・・チップ、
４・−・リード、５・・・ワイヤ、６・・・パッケージ
、７・・・タブ、８・・・電極（パッド）。 一す−ト″こＩＩシＮ６ 第 ６ 図 〜リードし’＞ｓ＃ 第 ７ 図
じく一部の平面図、第４図は同じ＜１ＦｒｌＩ不良状況
を示すグラフ、ｆｓ５図は本発明の一実施例による工０
の一部の平面図、第６図は同じく断線不良状況を示すグ
ラフ、第７図はレジンの応力分布を示すグラフ、ｆａＢ
図（ハ））、（紛は同じくチップ平面図、およびレジン
応力分布のグラフ、第９図。 第１θ図は本発明の他の実施例によるチップの平面図で
ある。 １・・・工０．２・・・タブリード、３・・・チップ、
４・−・リード、５・・・ワイヤ、６・・・パッケージ
、７・・・タブ、８・・・電極（パッド）。 一す−ト″こＩＩシＮ６ 第 ６ 図 〜リードし’＞ｓ＃ 第 ７ 図
Claims (1)
- ｌ１回回路素子チップ主面の周辺部に配置した複数のパ
ッドと、この回路素子の周辺に臨む複数のリードの内端
とをワイヤで接続するとともに、リードの外端以外のリ
ード部分、ワイヤ 回路素子チップ等を樹脂でパッケー
ジして表る樹脂封止型半導体装置において、前記パッド
は回路素子チップの隅部から外れた位置に設けることｔ
’％徴とする樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134086A JPS5835934A (ja) | 1981-08-28 | 1981-08-28 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134086A JPS5835934A (ja) | 1981-08-28 | 1981-08-28 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835934A true JPS5835934A (ja) | 1983-03-02 |
Family
ID=15120081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134086A Pending JPS5835934A (ja) | 1981-08-28 | 1981-08-28 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147763A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 半導体記憶装置 |
| US5594236A (en) * | 1993-12-14 | 1997-01-14 | Nippondenso Co., Ltd. | Sunlight sensor |
-
1981
- 1981-08-28 JP JP56134086A patent/JPS5835934A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147763A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 半導体記憶装置 |
| US5594236A (en) * | 1993-12-14 | 1997-01-14 | Nippondenso Co., Ltd. | Sunlight sensor |
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