JPS5835954A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5835954A JPS5835954A JP56134124A JP13412481A JPS5835954A JP S5835954 A JPS5835954 A JP S5835954A JP 56134124 A JP56134124 A JP 56134124A JP 13412481 A JP13412481 A JP 13412481A JP S5835954 A JPS5835954 A JP S5835954A
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- JP
- Japan
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- electrode
- electrodes
- base bodies
- tape
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の電極構造に係り、特に半導体基体
表面に形成された電極膜に接続される外部に電極構造に
関する。
表面に形成された電極膜に接続される外部に電極構造に
関する。
従来、半導体装置内の半導体基本上の電極膜から引き出
される電極構造例として第１図、第２図に示す構造が知
られている。第１図は小形サイリスタの例でプラスチッ
クモールドサイリスタとして知られている。サイリスタ
素子基本１は金属板５上にＡｕ−８ｉ共晶合金あるいは
はんだにより接着搭載され、Ａ４Ａｕ線が超音波あるい
は熱圧着法等によシボンデイングされることによシカソ
ード電極線２、ゲート電極線３が基本１とカソード・ゲ
ート端子間に形成さ゛れている。更にプラスチック４で
モールドされ基本１が載置された金属板５から延びるア
ノード電極端子５１、ゲート電極端子６、カソード電極
端子７がモールド外部に取り出される。
される電極構造例として第１図、第２図に示す構造が知
られている。第１図は小形サイリスタの例でプラスチッ
クモールドサイリスタとして知られている。サイリスタ
素子基本１は金属板５上にＡｕ−８ｉ共晶合金あるいは
はんだにより接着搭載され、Ａ４Ａｕ線が超音波あるい
は熱圧着法等によシボンデイングされることによシカソ
ード電極線２、ゲート電極線３が基本１とカソード・ゲ
ート端子間に形成さ゛れている。更にプラスチック４で
モールドされ基本１が載置された金属板５から延びるア
ノード電極端子５１、ゲート電極端子６、カソード電極
端子７がモールド外部に取り出される。
第２図は半導体モジュール用に組み込まれる半導体素子
として好適である半完成状態のサイリスタ素子の一例で
ある。サイリスタ素子基体１のアノード電極８側にＷ′
！たけＭＯ板１３をはんだ層１０を介してはんだ付けし
、また必要に応じてカソード電極９にもＷまたはＭＯ板
をはんだ層１０を介してカソード電極端子１１をはんだ
付けし、同様にゲート電極端子１２もはんだ付けし半完
成素子を作りモジュールのアルミナ基板上に接続される
。第２図に示す電極端子の形成には、第１図に示したと
同様にワイヤーボンディングによる方法も採用されてい
る。
として好適である半完成状態のサイリスタ素子の一例で
ある。サイリスタ素子基体１のアノード電極８側にＷ′
！たけＭＯ板１３をはんだ層１０を介してはんだ付けし
、また必要に応じてカソード電極９にもＷまたはＭＯ板
をはんだ層１０を介してカソード電極端子１１をはんだ
付けし、同様にゲート電極端子１２もはんだ付けし半完
成素子を作りモジュールのアルミナ基板上に接続される
。第２図に示す電極端子の形成には、第１図に示したと
同様にワイヤーボンディングによる方法も採用されてい
る。
以上の様に、半導体基体からの電極取り出し方法は現在
までのところ、ワイヤーボンディングやはんだ付けによ
るろう接が主なものである。ワイヤーボンディング方式
は素子サイズが小さく、電極パターンの微小なものに特
に有効であるが、電流容量が大きくなシなった場合、ワ
イヤ数を電流容量に見合って増加させる必要がある。は
んだによるろう接は素子サイズが比較的大きく、電極パ
ターンが粗であるものに特に有効であるが、微小な電極
パターンに対しては不向きである。
までのところ、ワイヤーボンディングやはんだ付けによ
るろう接が主なものである。ワイヤーボンディング方式
は素子サイズが小さく、電極パターンの微小なものに特
に有効であるが、電流容量が大きくなシなった場合、ワ
イヤ数を電流容量に見合って増加させる必要がある。は
んだによるろう接は素子サイズが比較的大きく、電極パ
ターンが粗であるものに特に有効であるが、微小な電極
パターンに対しては不向きである。
ワイヤーボンディング法によれば、主にＡｕやＡｔ線が
用いられ半導体基本側の電極膜は主にＡｔ電極膜が使用
されているが、この場合腐食とエレクトロマイグレーシ
ョンが寿命に影響することは公知の通シである。上述の
腐食とは雰囲気中の水分に半導体基本上の付着不純物が
溶は出し、回路中の雰囲気分布によって電気化学的な反
応が誘起される現象であり、エレクトロマイグレーショ
ンとは金属に直流電流を流すことにより金属電子が輸送
される現象であり、Ａ４による電極膜が特にその影響が
大、と言われている。また、ワイヤーボンディング方式
は電流容量の大きい素子の場合ワイヤー数が多くなり、
その工数が増大する。
用いられ半導体基本側の電極膜は主にＡｔ電極膜が使用
されているが、この場合腐食とエレクトロマイグレーシ
ョンが寿命に影響することは公知の通シである。上述の
腐食とは雰囲気中の水分に半導体基本上の付着不純物が
溶は出し、回路中の雰囲気分布によって電気化学的な反
応が誘起される現象であり、エレクトロマイグレーショ
ンとは金属に直流電流を流すことにより金属電子が輸送
される現象であり、Ａ４による電極膜が特にその影響が
大、と言われている。また、ワイヤーボンディング方式
は電流容量の大きい素子の場合ワイヤー数が多くなり、
その工数が増大する。
一方、第２図に示した如くはんだ付けによる電極端子形
成法は、ワイヤーボンディング方式に比較して、上記し
た欠点が少なく主に電流容量の大きい素子に使用されて
いる。しかし、微小な電極パターンに不向きであるばか
りでなく素子組立工程での部品数が多くなるという欠点
がある。また、電極端子同志の位置ずれによる端子間の
短絡を防止するだめの精密かつ熱伝導性の良い組立治具
が必要となる等の欠点があった。
成法は、ワイヤーボンディング方式に比較して、上記し
た欠点が少なく主に電流容量の大きい素子に使用されて
いる。しかし、微小な電極パターンに不向きであるばか
りでなく素子組立工程での部品数が多くなるという欠点
がある。また、電極端子同志の位置ずれによる端子間の
短絡を防止するだめの精密かつ熱伝導性の良い組立治具
が必要となる等の欠点があった。
電気特性面から見ると、サイリスタ等のスイッチング素
子はゲート信号によって瞬時的に全接合面がターンオン
またはターンオフするものではなく、最初オン状態また
はオフ状態になる領域はゲート電極に近いごく微小な部
分に限られる。従っ ゛てスイッチング素子を有効に
動作させるためにはゲート信号を効率よく付与しなけれ
ばならない。
子はゲート信号によって瞬時的に全接合面がターンオン
またはターンオフするものではなく、最初オン状態また
はオフ状態になる領域はゲート電極に近いごく微小な部
分に限られる。従っ ゛てスイッチング素子を有効に
動作させるためにはゲート信号を効率よく付与しなけれ
ばならない。
このような観点から第１図、第２図に示すゲート電極端
子６，１２の構造を見ると、ゲート電極端子６，１２を
通してサイリスタ素子にオンまたはオフ号信が付与され
た時、ゲート電極膜は蒸着等によって形成された数μｍ
程度の膜であるので、横方向の抵抗が大きく、ゲート電
極膜を横方向に流れる電流によってゲート電極内の横方
向に電圧降下が生じる。この電圧降下にょシゲート電極
内の電位分布はゲート電極端子６，１２に近い部分＼ ではカソード電極との電位差が大きく、遠い領域では電
位差が小さくなる。このため、電極端子に近い部分では
オンまたはオフ信号が強いが、電極端子から遠い部分で
はオンまたはオフ号信が弱くなる。そのためターンオン
またはターンオフが不均一になり、ターンオンが早い領
域またはターンオフが遅い領域に電流が集中する。その
結果、電流集中部が局部的に高温となり劣化や破損の原
因となる。この場合、金属膜の厚さを厚くして上記の欠
点を防止する方法が考えられるが、蒸着膜の形成が難し
くなったシ、膜の性質が劣化するので好ましくない。
子６，１２の構造を見ると、ゲート電極端子６，１２を
通してサイリスタ素子にオンまたはオフ号信が付与され
た時、ゲート電極膜は蒸着等によって形成された数μｍ
程度の膜であるので、横方向の抵抗が大きく、ゲート電
極膜を横方向に流れる電流によってゲート電極内の横方
向に電圧降下が生じる。この電圧降下にょシゲート電極
内の電位分布はゲート電極端子６，１２に近い部分＼ ではカソード電極との電位差が大きく、遠い領域では電
位差が小さくなる。このため、電極端子に近い部分では
オンまたはオフ信号が強いが、電極端子から遠い部分で
はオンまたはオフ号信が弱くなる。そのためターンオン
またはターンオフが不均一になり、ターンオンが早い領
域またはターンオフが遅い領域に電流が集中する。その
結果、電流集中部が局部的に高温となり劣化や破損の原
因となる。この場合、金属膜の厚さを厚くして上記の欠
点を防止する方法が考えられるが、蒸着膜の形成が難し
くなったシ、膜の性質が劣化するので好ましくない。
また、例えばＧＴＯサイリスタ等では素子の大電流化に
伴い、大電流動作時にｎエミッタ直下のｐベース層の横
方向抵抗によって、エミッタ電流がエミッタ領域のゲー
ト電極に近い部分に集中する。そのため大電流化にあた
り、エミッタ面積を大きくするだけではなく、ゲート電
極に対向するエミッタの周辺長を長くとる必要がある。
伴い、大電流動作時にｎエミッタ直下のｐベース層の横
方向抵抗によって、エミッタ電流がエミッタ領域のゲー
ト電極に近い部分に集中する。そのため大電流化にあた
り、エミッタ面積を大きくするだけではなく、ゲート電
極に対向するエミッタの周辺長を長くとる必要がある。
このためくし形や放射状の複雑なエミッタ構造が採用さ
れる。しかし、この場合電極端子のボンディング領域が
必要となるが、この領域はカソード電極として有効に動
作しない部分であり素子の小型化の難点とされていた。
れる。しかし、この場合電極端子のボンディング領域が
必要となるが、この領域はカソード電極として有効に動
作しない部分であり素子の小型化の難点とされていた。
本発明の目的とするところは、上記諸欠点を除去し、半
導体装置の製造コストを低減し性能を向上し得る新規な
電極構造を持つ半導体装置を提供することである。
導体装置の製造コストを低減し性能を向上し得る新規な
電極構造を持つ半導体装置を提供することである。
本発明の特徴とするところは絶縁物質に支持された金属
膜を電極として半導体基体上の電極膜に接続した構造、
すなわち例えば樹脂フィルム製テ−ブキャリアに密着さ
れて形成された電極板と半導体基体とが一体化された構
造を有する半導体装置にある。
膜を電極として半導体基体上の電極膜に接続した構造、
すなわち例えば樹脂フィルム製テ−ブキャリアに密着さ
れて形成された電極板と半導体基体とが一体化された構
造を有する半導体装置にある。
以下、本発明を実施例によシ詳細に説明する。
第３図は本発明の実施例で用いられた電力用サイリスタ
基本である。図で半導体基体１００は、ｐエミッタ、１
０１、ｎベース１０２．Ｉ）ベース１０３、ｎエミッタ
１０４及びｎエミッタ１０４とオーミック接続されたカ
ソード電極１０５．ｎエミッタ１０４と同一主表面に露
出したｐペース１０３にオーミック接続されたゲート電
極１０６、ｎエミッタ１０１にオーミック接続されたア
ノード電極１０７からなる。カソード電極１０５、ゲー
ト電極１０６、アノード電極１０７は、はんだ付けが可
能でかつＳｉ基体とオーミックコンタクトが可能である
等の条件を満たす金属膜が用いられる。本実施例では厚
さ２μｍのＣｒ−Ｎｉ−Ａｇの三層蒸着膜を用いた。以
上の様なサイリスタ素子基体は１枚のウエノ・に数十個
単位で形成され、その後それぞれ互いに分離される。１
ケのサイリスタ素子基体としてマガジンに収納される。
基本である。図で半導体基体１００は、ｐエミッタ、１
０１、ｎベース１０２．Ｉ）ベース１０３、ｎエミッタ
１０４及びｎエミッタ１０４とオーミック接続されたカ
ソード電極１０５．ｎエミッタ１０４と同一主表面に露
出したｐペース１０３にオーミック接続されたゲート電
極１０６、ｎエミッタ１０１にオーミック接続されたア
ノード電極１０７からなる。カソード電極１０５、ゲー
ト電極１０６、アノード電極１０７は、はんだ付けが可
能でかつＳｉ基体とオーミックコンタクトが可能である
等の条件を満たす金属膜が用いられる。本実施例では厚
さ２μｍのＣｒ−Ｎｉ−Ａｇの三層蒸着膜を用いた。以
上の様なサイリスタ素子基体は１枚のウエノ・に数十個
単位で形成され、その後それぞれ互いに分離される。１
ケのサイリスタ素子基体としてマガジンに収納される。
第４図に本実施例で用いられる樹脂フィルムテープと一
本化されたカソード及びゲート電極（複合化電極）とそ
の製造工程を併せて示す。キャリアテープ材２０１は主
に耐熱性、耐薬品性の優れたポリイミドフィルムである
。ポリイミドフィルムにフェノール系、エポキシ系接着
剤２０６をコーテングし所定幅に切断し、テープパンチ
ングにより、スプロケットホール（テープ送シの穴）２
０４を開ける（ａ）。次いで、フィルムより幅の狭い銅
箔２０５をラミネータで接着しくｂ）、ホトレジストコ
ーテング、パターン焼付け、Ｉ現像、化学エツチング、
レジスト除去等の工程を経て、カソード電極板２０２、
ゲート電極板２０３がそれぞれ互いに独立して一定ピッ
チ、毎に連続して形成される。カソード電極２０２、ゲ
ート電極板２０３の表面にはｐｂ−８ｎ系はんだ２０７
がめつきによシ形成されている（Ｃ）。
本化されたカソード及びゲート電極（複合化電極）とそ
の製造工程を併せて示す。キャリアテープ材２０１は主
に耐熱性、耐薬品性の優れたポリイミドフィルムである
。ポリイミドフィルムにフェノール系、エポキシ系接着
剤２０６をコーテングし所定幅に切断し、テープパンチ
ングにより、スプロケットホール（テープ送シの穴）２
０４を開ける（ａ）。次いで、フィルムより幅の狭い銅
箔２０５をラミネータで接着しくｂ）、ホトレジストコ
ーテング、パターン焼付け、Ｉ現像、化学エツチング、
レジスト除去等の工程を経て、カソード電極板２０２、
ゲート電極板２０３がそれぞれ互いに独立して一定ピッ
チ、毎に連続して形成される。カソード電極２０２、ゲ
ート電極板２０３の表面にはｐｂ−８ｎ系はんだ２０７
がめつきによシ形成されている（Ｃ）。
（ｄ）に、（Ｃ）におけるＡ−Ａ’断面要部を示す。ま
だ、カソード電極板２０２、ゲート電極板２０３はサイ
リスタ素子基体１００のカソード電極１０５、ゲート電
極１０６と略同形で対応する様にノくターンユングされ
ている。
だ、カソード電極板２０２、ゲート電極板２０３はサイ
リスタ素子基体１００のカソード電極１０５、ゲート電
極１０６と略同形で対応する様にノくターンユングされ
ている。
次に、基本１００と複合化電極との接続法を第５図によ
り説明する。第５図はサイリスタ素子基体１００上のカ
ソード電極１０５、ゲート電極１０６と複合化電極側の
カソード電極板２０２、ゲート電極板２０３と対応して
接続される時の概略図を示す。まず、水平面内回転駆動
モータ、各軸方向ＣＸ、、Ｙ、Ｚ軸方向）駆動モータ、
ペレット固定機構、上下作動機構を備えた予熱台３０１
上に基本１００を送り込む１次に、基本１００上のカソ
ード電極１０５、ゲート電極１０６と、一対のテープガ
イド３０２によりテープ固定機構を備えたテープキャリ
ア固定板３０３に送り込まれた複合化電極のカソード電
極板２０２、ゲート電極板２０３とを図に示した様にそ
れぞれ位置合せする。両者を密着させた状態で上方から
熱外線集光ランプ３０５により加熱し、はんだを溶解し
一挙にサイリスタ素子基体１００側のカソード電極１０
５、ゲート電極１０６と一体化電極側のカソード電極板
２０２、ゲート電極２０３とを接続させる。以上の操作
は連続して実施され、その結果、第６図に示すように、
一連の複合化電極テープに基本１００が連続してはんだ
３０５を介して接続されたものが得られる。なお、第６
図中）は（ａ）のＡＡ／断面である。次いで、テープキ
ャリアに接続された半導体素子基本は個々に切り離され
外部回路と接続される。
り説明する。第５図はサイリスタ素子基体１００上のカ
ソード電極１０５、ゲート電極１０６と複合化電極側の
カソード電極板２０２、ゲート電極板２０３と対応して
接続される時の概略図を示す。まず、水平面内回転駆動
モータ、各軸方向ＣＸ、、Ｙ、Ｚ軸方向）駆動モータ、
ペレット固定機構、上下作動機構を備えた予熱台３０１
上に基本１００を送り込む１次に、基本１００上のカソ
ード電極１０５、ゲート電極１０６と、一対のテープガ
イド３０２によりテープ固定機構を備えたテープキャリ
ア固定板３０３に送り込まれた複合化電極のカソード電
極板２０２、ゲート電極板２０３とを図に示した様にそ
れぞれ位置合せする。両者を密着させた状態で上方から
熱外線集光ランプ３０５により加熱し、はんだを溶解し
一挙にサイリスタ素子基体１００側のカソード電極１０
５、ゲート電極１０６と一体化電極側のカソード電極板
２０２、ゲート電極２０３とを接続させる。以上の操作
は連続して実施され、その結果、第６図に示すように、
一連の複合化電極テープに基本１００が連続してはんだ
３０５を介して接続されたものが得られる。なお、第６
図中）は（ａ）のＡＡ／断面である。次いで、テープキ
ャリアに接続された半導体素子基本は個々に切り離され
外部回路と接続される。
第７図に本実施例のサイリスタ素子基体１００の実装例
を示す。第７図（ａ）、（ｂ）は単品として実装された
例を示す。第７図（ａ）でペース板４０１上にＭＯまた
はＷ板４０２が載置され、その上にメタライズ層４０３
，４０６を一対の主表面に有する絶縁板４０５と、上述
の実施例で作製された複合化電極を有するサイリスタ基
本１００とが搭載されている。複合化電極のカソード電
極板２０２、ゲート電極板２０３はそれぞれメタライズ
層４０６に接続され篭ラミックシールキャップ５００で
気密封じされている。
を示す。第７図（ａ）、（ｂ）は単品として実装された
例を示す。第７図（ａ）でペース板４０１上にＭＯまた
はＷ板４０２が載置され、その上にメタライズ層４０３
，４０６を一対の主表面に有する絶縁板４０５と、上述
の実施例で作製された複合化電極を有するサイリスタ基
本１００とが搭載されている。複合化電極のカソード電
極板２０２、ゲート電極板２０３はそれぞれメタライズ
層４０６に接続され篭ラミックシールキャップ５００で
気密封じされている。
（ｂ）はステム４０７に直接基体１００を接続し、それ
ぞれ電極端子をピン６０１，６０２によって取り出し、
金属製のふた５１０によってキャッジシールされた構造
である。また、（Ｃ）は複合化電極を有するサイリスタ
基体を半導体モジュールの一部品として組み込んだ時の
部分図である。ＭＯ。
ぞれ電極端子をピン６０１，６０２によって取り出し、
金属製のふた５１０によってキャッジシールされた構造
である。また、（Ｃ）は複合化電極を有するサイリスタ
基体を半導体モジュールの一部品として組み込んだ時の
部分図である。ＭＯ。
Ｗ等のメタライズ層が施されているセラ・ミック基板４
０８上に金属板４０９１．ＭＯまたはＷ板４１０を介し
てサイリスタ基体１００をそれぞれはんだ付けし、外部
回路リード４１１を取シ出して回路と接続する。次いで
回路全体を樹脂でモールドし完成品とする。
０８上に金属板４０９１．ＭＯまたはＷ板４１０を介し
てサイリスタ基体１００をそれぞれはんだ付けし、外部
回路リード４１１を取シ出して回路と接続する。次いで
回路全体を樹脂でモールドし完成品とする。
以上の様な実装構造はあくまで例示であり本発明の適用
例は多種にわたることは勿論である。上述の実施例では
サイリスタ素子基体で説明したが他の半導体・素子基体
、例えばトランジスタ等でも有効である。また、カソー
ド電極板、ゲート電極板表面に施されるろう材としてｐ
ｂ−８ｎ系はんだで説明したが、他の例えば８ ｎ、Ａ
ｕ、Ａｇ等のめつき材料でも良く、そのめっき方法とし
て化学めっき、電解めっき、浸漬めっき等があるがいず
れ極板の表面にろう材のめっきを施す方法で説明したが
、半導体素子基本側の電極にめっきを施しておいてもそ
の効果は同様である。また、実施例では、はんだを溶融
するのに赤外線来光ランプを用 □いて加熱したが、
本発明はこれに限定されるものではなく、はんだ材、製
造プロセスの面から任意の適切な加熱源が選択されるこ
とは勿論である。
例は多種にわたることは勿論である。上述の実施例では
サイリスタ素子基体で説明したが他の半導体・素子基体
、例えばトランジスタ等でも有効である。また、カソー
ド電極板、ゲート電極板表面に施されるろう材としてｐ
ｂ−８ｎ系はんだで説明したが、他の例えば８ ｎ、Ａ
ｕ、Ａｇ等のめつき材料でも良く、そのめっき方法とし
て化学めっき、電解めっき、浸漬めっき等があるがいず
れ極板の表面にろう材のめっきを施す方法で説明したが
、半導体素子基本側の電極にめっきを施しておいてもそ
の効果は同様である。また、実施例では、はんだを溶融
するのに赤外線来光ランプを用 □いて加熱したが、
本発明はこれに限定されるものではなく、はんだ材、製
造プロセスの面から任意の適切な加熱源が選択されるこ
とは勿論である。
以上、本発明によれば従来例と比較して次の効・ 果が
ある。
ある。
１）複合化電極のカソード電極板、ゲート電極板が化学
的にエツチングされて形成されており、微小なパターン
が容易に形成でき、しかも樹脂テープで支持さ扛ている
ため、微小な電極パターンにも十分適応できる。
的にエツチングされて形成されており、微小なパターン
が容易に形成でき、しかも樹脂テープで支持さ扛ている
ため、微小な電極パターンにも十分適応できる。
２）微小な電極パターンへのはんだ接続ができるため、
従来のワイヤーボンディング法の欠点の１つであっり腐
食、〜エレクトロマイグレーション現象が減少し信頼性
の高い半導体素子が得られる。
従来のワイヤーボンディング法の欠点の１つであっり腐
食、〜エレクトロマイグレーション現象が減少し信頼性
の高い半導体素子が得られる。
３）半導体素子の電流容量に見合った寸法（厚さを含む
）の金属膜が容易に選択できるため、その適用範囲は大
きい。
）の金属膜が容易に選択できるため、その適用範囲は大
きい。
４）カソード電極板、ゲート電極板が独立にチーブキャ
リアに支持をれているため、半導体装置 □の組立工程
においてカソード電極とゲート電極が位置ずれを起こし
、カンービーゲート間が短絡するという事故が起こらな
い。
リアに支持をれているため、半導体装置 □の組立工程
においてカソード電極とゲート電極が位置ずれを起こし
、カンービーゲート間が短絡するという事故が起こらな
い。
５）組立工程において、電極膜と電極板の位置合せが容
易であり、しかも連続して実施できるため自動化が容易
であシ、生産性が高い。
易であり、しかも連続して実施できるため自動化が容易
であシ、生産性が高い。
６）カソード・−ゲート電極端子、が基本に接続されて
いるため、パッケージ組立が簡単になる。
いるため、パッケージ組立が簡単になる。
７）本発明をサイリスタ等のスイッチング素子に適用し
た場合、カソード・ゲート電極板の厚さが任意に選択で
きるためターンオンまたはターンオフ信号を付与した場
合ゲート電流は、厚され が大で抵抗の低いゲート電極板に集められ、ｔを通って
流れるので、ゲート電極面の横方向での電圧降下が著し
く少なくなり、ターンオンまたはターンオフ動作が均一
になる。
た場合、カソード・ゲート電極板の厚さが任意に選択で
きるためターンオンまたはターンオフ信号を付与した場
合ゲート電流は、厚され が大で抵抗の低いゲート電極板に集められ、ｔを通って
流れるので、ゲート電極面の横方向での電圧降下が著し
く少なくなり、ターンオンまたはターンオフ動作が均一
になる。
８）ワイヤーボンディング領域が不要となシ、カソード
電極〆して有効な動作部分が拡大されあるいは素子の小
型化が可能となる。
電極〆して有効な動作部分が拡大されあるいは素子の小
型化が可能となる。
以上、本発明によれば、樹脂フィルム製テープキャリア
に形成された電極板と半導体素子基体の電極が一本化さ
れ、かつ連続して両者を接続できるため生産性が向上し
、半導体装置の信頼性、性能が向上する。
に形成された電極板と半導体素子基体の電極が一本化さ
れ、かつ連続して両者を接続できるため生産性が向上し
、半導体装置の信頼性、性能が向上する。
第１図、第２図は従来例を説明する斜視図、第３図は本
発明の実施例で用いられたサイリスタ素子基体の断面斜
視図、第４図は本発明に係る複合化電極を形成する工程
図、第５図は本発明に係る複合化電極にサイリスタ素子
基体を接続する方法の概略図、第６図は複合化電極にサ
イリスタ素子基本を接続させたときの平面図（ａ）及び
断面図Ｃｂ）、第７図は本発明に係る半導体装置を実装
した場合の断面図である。 １、．１００・・・サイリスタ素子基Ｌｌｏｓ・・・カ
ソ−ド電極、１０７・・・ゲート電極、２０２・・・カ
ソード電極板、２０３・・・ゲート電極板、２ｏ１・・
・チー燦３区 憔４図 （昆） 第５図 （ａ−） 第６図 ０２ （ｂ） （Ｃ）
発明の実施例で用いられたサイリスタ素子基体の断面斜
視図、第４図は本発明に係る複合化電極を形成する工程
図、第５図は本発明に係る複合化電極にサイリスタ素子
基体を接続する方法の概略図、第６図は複合化電極にサ
イリスタ素子基本を接続させたときの平面図（ａ）及び
断面図Ｃｂ）、第７図は本発明に係る半導体装置を実装
した場合の断面図である。 １、．１００・・・サイリスタ素子基Ｌｌｏｓ・・・カ
ソ−ド電極、１０７・・・ゲート電極、２０２・・・カ
ソード電極板、２０３・・・ゲート電極板、２ｏ１・・
・チー燦３区 憔４図 （昆） 第５図 （ａ−） 第６図 ０２ （ｂ） （Ｃ）
Claims (1)
- １、少なくとも１つの主表面を有し、この主表面に少な
くとも２糧類の半導体領域が露出している半導体基本と
、半導体基体の上記半導体領域表面に形成された電極膜
と、上記電極膜と接着され、上記電極膜と略同形の部分
とこの部分と一体であシこの部分から、上記電極膜の外
方向へ延びている外部引出部分とからなる金属膜とを具
備することを４＄−とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134124A JPS5835954A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134124A JPS5835954A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835954A true JPS5835954A (ja) | 1983-03-02 |
Family
ID=15121019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134124A Pending JPS5835954A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106583980A (zh) * | 2017-01-09 | 2017-04-26 | 成都冶恒电子有限公司 | 一种yh‑ribbon导线器 |
-
1981
- 1981-08-28 JP JP56134124A patent/JPS5835954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106583980A (zh) * | 2017-01-09 | 2017-04-26 | 成都冶恒电子有限公司 | 一种yh‑ribbon导线器 |
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