JPS5836372B2 - デ−タプロセスソウチ - Google Patents

Description

【発明の詳細な説明】 （１）発明の分野 本発明は、データプロセス装置に関する。

データプロセス装置は、データに対しステップ・パイ・
ステップのオプレーション（作動）を遂行するように機
能する。

オペレーションの各ステップは「プログラム」と呼ばれ
る。

最も単純なプログラム以外の多くのプログラムは、複数
個のブロックに分割することができる。

このようなブロックは、多くの場合それ自体が更に小さ
い複数個のブロックから成っており、そのため、完全な
プログラムはネストされた（組合わせて結合された）多
数個のブロックの組から成っている。

多数個のブロックから成るプログラムの各プログラム・
ブロックを実行するに当っては、エラー（誤り）が起生
ずる可能性がある。

このようなエラーがプログラムの残りの部分に影響を及
ばす可能性を減少させるためには、１つのブロックが完
了された時にアクセプタンス・テスト（受容試験）を行
なうことができる。

若しアクセプタンス・テストが或功であれば、プログラ
ムは、丁度今成功的に完了されたブロックをエンクロー
ズ（取囲む）する外側のブロックであるかも知れない次
のブロックに進むだろう。

しかし、若しアクセプタンス・テストが不或功であれば
、コンピュータのメモリ装置を、不成功ブロックに入る
直前に存在したステート（状態）にリストア−（復元）
させることが望ましいであろう。

なお、アクセプタンス・テストは、特定のプログラムブ
ロックが、そのプログラムにおいて実行可能であるか否
か、または特定のプログラムブロックに含まれた情報ア
イテムを表わす変数に割尚てられた数値や計数プログラ
ムの実行によって得られた回答数値が所定の数値範囲内
に存在しているか否か、などを決定するために行なわれ
るテストであって、データプロセシング技術においては
一般に周知されており、若しテストが成功すなわちテス
ト結果が満足すべき結果であれば゛パス（合格）”信号
が発生され、また若しテストが不威功すなわちテスト結
果が不満足なものであれば゛フエイル（失格）”信号が
発生される。

アクセプタンス・テストを命令するプログラム部分また
はプログラムブロックは、データプロセスのプログラム
に含まれてその一部分を成しており、テストされるべき
特定のプログラム部分またはプログラムブロックの後に
挿入される。

アクセプタンス・テスト自体の内容すなわちテストの作
動工程は、所定のプログラムの作成時にプログラム作成
者によって決定されるもので、その所定プログラムの内
容に応じて決定される任意の適当な形態をとることがで
きる。

簡単な一例としては、若しテストされるべき所定のプロ
グラムブロックが数値的回答を得るための計数処理を命
令するものである場合には、アクセプタンス・テストに
おいては回答の数値がその範囲内に存在しなければなら
ない上限数値と下限数値とを予め設定して置いて、命令
された計数処理によって得られる回答の数値がこれら２
つの限界数値によって定まる範囲内に存在するか否かを
テストし、若し回答の数値が上記所定範囲内に存在して
いればパス信号を発生させ、また若し回答の数値が上記
所定範囲から外れて存在していればフエイル信号を発生
させる。

上記の通りであるから、後に述べる本発明のデータプロ
セス装置によって行なわれるデータ・プロセスにおいて
使用される多数のプログラム・ブロックに付随せしめら
れるアクセプタンス・テストについては、従来のデータ
プロセス技術において周知された任意の形態を用いるこ
とができる。

（２）従来の技術およびその問題点 以前のステートをリストする１つの方法は、新しいプロ
グラム・ブロックに入る以前に第１のメモリ装置（すな
わち通常のメモリ装置）のステートを複写する第２のメ
モリ装置を設けることである。

然しなから、これは、第１メモリ装置におけるネストさ
れたプログラム・ブロックの組に対して、そのネストさ
れた連続した各プログラム・ブロックに入る以前にそれ
ぞれ複写を行なわなくてはならないので、第２メモリ装
置を第１メモリ装置よりも数倍大きくする必要があり、
記憶スペース（空間）の著しい浪費である。

（３）本発明の目的 本発明の目的は、過犬な記憶スペースを必要としないプ
ログラムのりストア用またはカバリー（回復）用設備を
提供することである。

（４）本発明の概要 本発明は、多くのプログラム・ブロックにおいては比較
的少数の情報アイテム（項目）だけが変化するという事
実を利用するものである。

本発明は、第１のメモリ装置に加えて第２のメモリ装置
を設け、この第２メモリ装置には、各プログラム・ブロ
ックの期間中に変化する情報アイテムの以前のステート
だけを、連続した各プログラム・ブロックを識別するイ
ンデケータ（標識）と共に記憶させる。

各プログラム・ブロックからのエグジット（退出）時に
おけるアクセプタンス・テストの完了時に゜１パス（合
格ｙ′信号または″フエイル（失格）”信号を発生する
ための装置を設ける。

若し、゛フエイル”信号が発生されると、各メモリ装置
は、失格したプログラム・ブロックへのエントリー（進
入）の直前に保持していたメモリのステートをリストア
ーするようにオペレート（作動）せしめられる。

このメモリ装置のステートをリストアーさせるための装
置は、現行プログラム・ブロックの期間中に記憶された
各情報アイテムを第１メモリ装置からデイスカード（消
去）させる装置と、第１メモリ装置からは既にデイスカ
ードされて第２メモリ装置に記憶されている直前のプロ
グラム・ブロックの情報アイテムのステートを第２メモ
リ装置から第１メモリ装置にトランスファー（転送）す
る装置とを含んでいる。

若し、゛′パス”信号が発生されると、各メモリ装置は
、不必要な各情報アイテムをデスカードすることによっ
てメモリ装置のステートを前進させるようにオペレート
せしめられる。

このメモリ装置のステートを前進させるための装置は、
少くとも直前のプログラム・ブロックにローカル（特有
）な情報アイテムおよびその情報アイテムのエントリー
が直前のプログラム・ブロックにおいて既に存在してい
る情報アイテムを第２メモリ装置からディスカードする
装置を含んでいる。

（５）実施例の概要 本発明を実施するに当っては、プライマリー・ブロック
（本来のブロック）がフエイルした場合のエグゼキュー
ション（実行）のために１つまたはそれ以上のオルタネ
イト・ブロック（交替用ブロック）を設けることが望ま
しい。

こうすることによって、′゛フエイル”信号が発生され
た後には交替のプログラム・セクエンス（プログラムの
順序）が用意されていて、単に失格したプログラム・ブ
ロックを繰返えすことによって第２番目の゛フエイル”
信号が発生される可能性が減少する。

威る可くは、現行プログラム・ブロックの期間中に各メ
モリ装置内における情報アイテムのステートが変化した
時にその情報アイテムの以前のステートを第１メモリ装
置から第２メモリ装置にトランスファーするトランスフ
ァー装置を設ける。

このトランスファー装置は現行プログラム・ブロックの
期間中における情報アイテムの最初すなわち第１番目の
ステート変化に対してだけ作動することが好ましい。

この目的のために、現行プログラム・ブロックの期間に
既にその情報アイテムの以前のステートが第２メモリ装
置に記憶されているかを指示するため、第１メモリ装置
に記憶されてい．る各情報アイテムにそれぞれインデイ
ケータ整組合わせる装置を含ませることができる。

このようなインデイケー夕の存在は、トランスファー装
置がオペレートすることを阻止する。

更にまた、第１メモリ装置および第２メモリ装置の両方
共に、ネストされたプログラム・ブロックの組における
先行プログラム・ブロック内の情報アイテムをセパレー
ト（選別）するセパレータ装置（選別装置）を含ませる
ことが好ましい。

ましい。

（６）実施例の詳細な説明 以下添付図面を参照して、本発明の実施例について詳細
に説明する。

エラーリカバリーを行う本発明に係るコンピュータプロ
グラムは、小さなプログラムに分れている多数の識別可
能なエラーリカバリー用オペレーションから成る。

エラーからのりカバリーを許すようグループ分けしたオ
ペレーションの組を以下「リカバリー・ブロック」と称
す。

このリカバリー・ブロックの各々は、プライマリーブロ
ックとアクセグタンス・テストを含んでいなくてはなら
ないが、その上に１つ以上のオルターネイトブロックを
含ませてもよい。

このようなプライマリー・ブロックまたはオルターネイ
トブロックは、少なくとも１つのプライマリー・フａツ
クおよびアクセプタンステストを含むリカバリー・ブロ
ックをそれ自体で構成するかまたは含むようにしてもよ
い。

第１図は、アクセプタンス・テストＩ±を有するリカバ
リー・ブロックＩを示す。

このリカバリー・ブロックは、プライマリー・ブロック
１ａとオルターネイト・ブロックＩｂを含み、プライマ
リー・ブロックＩａは、アクセプタンス・テスト川ｔと
、フ゛ライマリー・ブロ゛ンクＩｌａと２つのオノレタ
ーネイトフ゛ロ゛ンク川ｂおよび川Ｃとから成るリカバ
リー・フ゛ロ゛ンク川とを含む。

オノレターネイト・ブロックＩｂは、２つのりカバリー
・ブロックＩおよび■を含み、リカバリー・ブロックｌ
は，アクセグタンステストＩ１と、プライマリー・ブロ
ックｌａとオルターネイトブロックＩｂとから或り、リ
カバリー・ブロック■は、アクセプタンス・テストＩＶ
ｔとプライマリー・ブロックＮａとから成る。

図中では、説明の都合上、リカバリー・ブロックの範囲
を垂直２重線で示し、ブライマリー・ブロックとオルタ
ーネイト・ブロックの範囲を垂直単線で示してある。

各アクセプタンス・テストは、プライマリー・ブロック
またはオルターネイト・ブロックからのエギジットに呼
出されるプログラムの一部を成している。

このアクセプタンス・テストは、リカバリー・ブロック
に要求されるオペレーションがりカバリー・ブロックを
エンクローズするかまたはりカバリー・ブロックを呼出
すプログラムにアクセブトされて実行されるか否かの２
次的な決定を行なう。

各リカバリー・ブロックに対して、プライマリー・ブロ
ックからのエグジットにおいて呼出され、またオルター
ネイトが要求されたならば任意のオルターネイト・ブロ
ックのエグジットでも呼出される１つのアクセプタンス
・テストが存在する。

若しリカバリー・ブロックのうちのプライマリー・ブロ
ックがりジエクト（拒否）されると、プログラムはオル
ターネイト・ブロックを実行する。

このオルターネイト・ブロックが終了すると、この結果
を同じアクセプタンス・テストに提示し、アクセプタン
ス・テストが満足させられると、オルターネイト・ブロ
ックによって発生された結果を用いてプログラムを前進
させる。

このオルターネイト・ブロックに対するアクセプタンス
・テストが再び満足させられないならば、更に他のオル
ターネイト・ブロックについてテストを行なう。

こうして、全てのオルターネイト・ブロックについてテ
ストを行なって全てのブロックがアクセプタンス・テス
トを満足せしめないならば、全てのりカバリー・ブロッ
クがフエイルしているとみなさなくてはならない。

この場合、リカバリー・ブロックを呼出すエンクロージ
ンク・ブロックをリジエクトして、その代わりにエンク
ロージング・ブロックに対するオルターネイト・ブロッ
クを試みてみる必要がある。

プログラム・ブロックを形或する各情報アイテムは変数
であってもよく、この場合に情報アイテムの種々のステ
ートは、それら変数に割当てられた数値によって定まる
。

アクセプタンス・テストは、プライマリー・ブロック内
にないので、ブライマリー・ブロックまたはオルタネイ
ト・ブロックのローカル変数をアクセスできない。

オルタネイトブロック内のローカル・ディクラレイショ
ンを対応するプライマリー・ブロック内のローカル・デ
イクラレイションと同一のものにする理由はない。

アクセプタンス・テストがパスまたはパスしない場合、
サクセスまたはフエイルしたブロック内で作成されたロ
ーカル・デイクラレイションをデイスカードし、システ
スをブロックを開始した時と同じコンディションにすれ
ば、オルタネイトブロックは、場合によってはプライマ
リー・フロックのアクセプトできない先の実行または実
行を行なわせるような変数値への変更によってオルタネ
イトブロックのデザインが影響を受けないよう従来のよ
うに書き込むことができる。

したがってオルタネイト・ブロックがエンタされる時、
エンタされていた対応するフライ−ｙ ＩＪ−・ブロッ
クと全く同一のエンバイロメントが呈示される。

ブライマリー・ブロックのオペレーションがすべて実行
されると、プライマリー・ブロックによって変更された
変数が先の値に再記憶される。

このようなエラー・リカバリー・システムに必要な条件
については、ニューカッスル・アポン・タイン大学計算
研究所、技報５７号、１９７４年１月発行のビイー・ラ
ンデル氏の論文「ニューカッスル・アポン・タイン大学
の計算システムの信頼性に関する研究」論文に完全に記
載されている。

以下実施例に基いて説明する本発明では、プライマリー
・ブロックまたはオルタネイト・ブロックで変更された
変数を妥当な効率で先の値に再記憶させるような手段が
設けてある。

これは、以下キャッシュ・ストアと呼ぶ分離された記憶
手段に記録させることによって行なわれ、キャッシュ・
ストアの変数のアイデンティティは、最初のモデイフイ
ケイション前の変数値と結びついているプライマリブロ
ックまたはオルタネイト・ブロックによってモデイファ
イされる。

これらのアイデンティティは、どの変数の記録値をこの
変数のアドレスまたはヴアーテユアルアドレスから構成
するかを決定するのに充分な情報を含んでいる。

本発明に係る実施例では、メイン・ストアおよびキャッ
シュストアともスタックとして構或してある。

リカバリー・ブロックへのエントリー上の変数の値しか
プリザーブする必要がないので、リカバリー・ブロック
中で１回以上変更する変数の中間値をプリザーブする必
要がなく、インデイケイタすなわちプール・フラッグを
メインストア内の各ワードと関連させてキャッシュ・ス
トア内に正しい値がプリザーブされているかいないかを
表示する。

第２図〜第９図は、第１図のオルタネイト、ブロックＩ
ｂのスタート時でプライマリ・ブロックＩａのパーフォ
ーマンス中のメイン・ストアおよびキャッシュ・ストア
のステートを示す。

変数の特別なデイタレアされた値を例示してある。

第２図は、リカバリー・ブロック■のエントリ前のシチ
ュエーションを示す。

変数Ｎが、デイクレアされて、値１が割当てられる。

この変数Ｎをデイクレアする操作によってメインストア
１０の庭にアドレスが割付けられる。

この時に、キャッシュ・ストア１２が空になる。

第３図は、プライマリー・ブロックＩａを実行中のシチ
ュエーションを示す。

すべてのスタックマーク１４および１６のうちの最初の
ものがそれぞれマイン・ストア１０およびキャッシュス
トア１２に置かれる。

これらのスタック・マークは、リカバリー・ブロックの
関始を表示する。

プライマリー・ブロックＩａのプログラムをランさせて
いる時は、変誠Ｍをディクレアし、値２を指定すると仮
定する。

この割当された値２は、スタックマーク１４以上の変数
Ｍのアドレスのメインストアに入れられる。

ブロックＩａのプログラムをランしている間は、変数Ｎ
に新しい値３が割当てられる。

メインストア１０内の変数Ｎのアドレスおよび元の値が
、スタックマーク１６以上のキャッシュストア１２内に
インサートされメインストア１０内のＮのアドレスにあ
るプール・フラッグがセット（星印で示す）される。

スタックマーク１４および１６は、リカバリーブロック
と関連するメインストアおよびキャツツユリージョンの
開始をそれぞれ示す。

最上部のスタック・マークより上にあるメイン・ストア
１０またはキャッシュ・ストア１２のいずれかのエント
リーは、その時実施しているブロック中で作威されるは
ずである。

プライマリ・フロックＩａ中のプログラム実施中のステ
ージでは、リカバリー・ブロック■がインタされる。

第４図は、プライマリ・ブロックＩｌａ中のシチュエイ
ションを示す。

リカバリー・ブロックＨの開始時には、メインストア１
０およびキャッシュストア１２にそれぞれスタック・マ
ーク１８および２０がセットされ、キャッシュ・ストア
１２内に記憶されている変数Ｎは上部のスタックマーク
より上で値がなくなるので、メイン・ストア内の変数Ｎ
に対するプールフラッグがクリアされる。

プライマリー・ブロックＩｌａでは、変数Ｊがデイクレ
アされ、値３が割当てられる。

この割当て値は、スタック・マーク１８より上のメイン
・ストア１０内に入れられる。

次に第５図を説明すると、プライマリー・ブロックＩｌ
ａ中には、変数Ｍに値４が害１当てられる。

実施中のブロックの開始前に変数Ｍがデイクレアされて
いるので、メインストア１０内の変数の位置は、リカバ
リー・ブロック■の開始をマークするスタック・マーク
１８より下になる。

変数Ｍのアドレスおよび元の値の双方が、スタック・マ
ーク２０より上方にあるキャッシュ・ストア１２内に入
れられ、変数Ｍのローカル値４がメイン・ストア１０に
入れられ、メイン・ストア１０内のアドレスＭのプール
・フラッグ（星印で示す）がセットされる。

第６図を説明する。

プライマリー・ブロック１１ａのプログラムを実施して
いる間、変数Ｎに値Ｍ＋１が割当てられる。

変数Ｎのアドレスおよび直後の値がキャッシュ・ストア
１２の最上部へ入れられ、変数Ｎのローカル値がメイン
・ストア１０に入れられ、これに対応するプール・フラ
ッグがセットされる。

次に第７図を説明する。

プライマリ・ブロック１１ａのプログラムを実施中には
、変数Ｍに第２のローカル値６が割当てられる。

メイン・ストア１０内の変数Ｍのアドレスに対応するプ
ール・フラッグが予め存在しているので、上記の操作が
このブロックで最初の割当てではないということが表示
される。

従って変数Ｍの新しい値が、メイン・ストア１０に入れ
られるが、直前の値はキャッシュ・ストアには入れられ
ない。

（もつと以前の値はすでに入れられている。

）このようなエントリーは、アドレス１７にプール・フ
ラツクが存在していることによって禁止されるが、この
プール・フラツクは、当然セットきれたままである。

第８図は、リカバリー・ブロック■のアクセフタンス・
テストＩＩｔがブライマリー・ブロックｌａの終わりに
行なわれて、テストが条件に合致していることを表示し
ている状態を示す。

メイン・ストア１０のスタックは、リカバリー・ブロッ
クＨの開始をマークする最上部のスタックマーク１８で
分割されているので、ローカル変数Ｊがデイスカードさ
れる。

フラッグがすべてクリアされると、キャッシュ・ストア
１２のスタック・マーク１６と２０との間でエントリー
を有する変数に対してフラッグがセットされる。

これらのキャッシュストアのエントリーは、リカバリー
・ブロック■の開始前にリカバリー・ブロックｌで作威
されている。

これによって現在実行中のりカバＩＪ一ブロック■が入
れられた時既にキャッシュされている変数のレコードが
再記憶される。

次にスタック・マーク１６より上にあるキャッシュ・ス
トア１２内のすべてのエントリーが処理される。

エンクローズ・リカバリー・ブロックＩの変数（例えば
エントリーＭ，２）の変数すなわちスタック・マーク１
４より上のアドレスに対してローカルであることを示す
アドレスは、デイスカードされる。

キャッシュ・ストア１２のトップ・バット・ワン領域に
既に存在しているエントリーの変数に対応するアドレス
は、その変数がエンクローズ・リカバリー・ブロックＩ
（例えばエントリーＮ，３）に既にキャツショされてい
るのでデイスカードされる。

更にスタック・マーク２０より上にエントリーが存在し
ておれば、これらのエントリーは、キャッシュ・ストア
１２のトップ・バット・ワン領域内へ下げられて、以前
スタック・マーク２０が占めていた部分から始まる連続
的なワードとなるはずである。

ディーカードされないエントリー例えばエントリーＮ，
１に対しては、実際のアドレスによって指定される変数
に対応するプール・フラッグがセットされ、これらの変
数がエンクローズ・リカバリー・ブロックＩにキャッシ
ュされたことが記録される。

現在実行中のりカバリー・ブロ゛ンク川からエンクロー
ズ・リカバリー・ブロ゛ンクＩまでのリターンがなされ
ると、キャッシュ・ストア１２のトップ・バット・ワン
領域（スタック・マーク１６より上）がトップ領域にな
る。

アクセプタンス・テスト１ｔがパスすると、プライマリ
・ブロックＩａからプログラムが出て、アクセプタンス
・テスｉｔを行なうと、例えばこのテストが不満足でな
いとする。

この機構は、ブロックＩａが実行されていないにもかか
わらず、変数の値を再記憶しなければならない。

変数Ｍは、ブロックＩａに対してローカルであるので、
デイスカードされる。

変数ＮがブロックＩｓ内で変更され、前の値がキャッシ
ュ・ストアに記録される。

この前の値１が再記憶され、変数Ｎに対するフラッグが
グリアされる。

スタック・マーク１４および１６は、メイン・ストア１
０およびキャッシュ・ストア１２からそれぞれ除去され
、次に第９図に示したストア１０および１２のステート
は、ちょうど第２図に示したようにブロックＩａが入れ
られないようになる。

アクセプタンス・テストｉｔがパスしないと、プログラ
ムは、オルタネイト・ブロックＩｂへ移る。

このシチュエーションは、第１０図に示してある。

スタック・マーク１４および１６は、メイン・ストア１
０およびキャッシュ・ストア１２の双方へインサートさ
れる。

変数Ｌがデイクレアされ、値７が割当てられ、メイン・
ストア１０にインサートされる。

次にプライマリ・ブロックＩａで述べたような態様でオ
プレーションが続行される。

第１１図は、上記システムを満足させるいわゆるキャッ
シュ機構を示す。

この機構は、中央プロセッサ３０のような情報処理装置
と組合わせて使用するようになっており、１ワード輻の
メイン・ストア３２と、１ビット幅でメイン・ストアの
ワード同じ数のビットを含むビット・ストアと、メイン
・ストアのアドレスおよび各キャッチ・ストアのワード
内のメイン・ストア・データ・ワードを十分収容できる
ぐらいの幅のキャッシュ・ストア３６とを有している。

キャッシュ・ストア３６は、第２図から第１０図のキャ
ッシュ・ストア１２と対応しており、メイン・ストア３
２とビット・ストア８４は、第２図から第１０図のメイ
ン・ストア１０に対応している。

ストア３２，３４および３６の各々は、３本の制御ライ
ン、すなわちＲＥＡＤオペレーションをイニシエイ卜す
るＲＥＡＤラインと，ＷＲＩＴＥオペレーションをイニ
シエイ卜するＷＲＩＴＥラインと、前のＲＥＡＤオヘレ
ーションまたはＷＲＩＴＥオペレーションをストアが完
了させたことを表示するＲＥＡＤＹラインとを有してい
る。

それぞれ１ワード輻のテータパスを計８本含むデータハ
イウエイ３８によって中央プロセッサ８０と各種のスト
ア３２，３４および３６の間でデータが転送される。

各データパスニハ、個々ノ信号Ｐ，Ｑ，Ｅ，Ｓ，Ｆ，Ｕ
，ＶおよびＧがのっており、これらの信号は、６つのレ
ジスタＲ，Ｅ，Ａ，Ｈ，ＣおよびＤとレジスタ・ブロッ
クＧで使用できるようになっている。

第１２図を説明すると、各々のレジスタＲ，Ｅ，Ａ，Ｈ
，ＣおよびＤは、１ワード輻のデュアル・ランク（ｄタ
イプ）のレジスタ４０から成っている。

このレジスタ４０の入力端子は、８つの入力マルチプレ
クサ４２の出力端子に接続してあり、１ワード幅の各入
力端子は、ハイワイ３８（第１１図）の各々のパスに接
続してある。

マルチプレクサ４２のオペレーションは、本装置中の制
御ロジックから送られるパス４４上の信号で制御される
。

このパス４４は、ＡＮＤゲート４６によってクロツク４
７から送られてくる信号と結合した制御波を発生させ；
レジスタ４０に対してストローブ波を発生する。

このストローブ波の前縁部によってレジスタ４０がマル
チプレクサ４２からの入力信号を読み取り、ストローブ
波の後緑部によってレジスタ４０は、出力端子にこの新
しいステートを発生させる。

再度第１１図を説明すると、レジスタ・ブロックＧは、
マルチプレクサ４２と同じようなデータハイウエイ３８
からのマルチプレクサ入力端子を有しており、これに加
えて５つの内部レミスタＣＭ，ＣＮ，ＣＯ，ＣＰおよび
ＣＱからなり、信号ＳＥＬＥＣＴ ＣＭ， ＳＥＬＥＣ
Ｔ ＣＮ， ＳＥＬＥＣＴＣＯ，ＳＥＬＥＣＴ ＣＰお
よびＳＥＬＥＣＴ ＣＱを印加するＳＥＬＥＣＴ入力端
子を有している。

セレクトサレたレジスタは、レジスタ・ブロックＧ内に
データがリードされている時セットされ、データがリー
ドアウトされると、レジスタ・ブロックＧの出力端子に
内容を表わす。

レジスタＣＭは、キャッシュ・ストア３６内の最高部の
スタック・マークのアドレスを記憶スるのに使用され、
このスタック・マークは、この下の次のスタック・マー
クのアドレスを含んでいる。

最下部のスタック・マークは、アイデンテイファイされ
るようなアドレスを含んでいる。

レジスタＣＰは、現在使用中の最上位のワードのすぐ上
にあるキャッシュ・レジスタ３６内の空ワードのアドレ
スすなわちキャッシュ・ストア３６内の次の使用可能な
アドレスを含んでいる。

レジスタＣＮは、レジスタＣＰに記憶されている先の値
のコピーすなわちキャッシュ・ストア３６内で最後に使
用されたアドレスを含んでいるが、このレジスタは、次
のＥＸＩＴオペレーションに使用される。

レジスタＣＯは、キャッシュ３６のトップ領域内のワー
ドのアドレスを含んでいるが、このレジスタは、キャッ
シュのトップ領域をスキャンする第３ステージのイグジ
ット・オペレーションに使用されるが、この操作につい
ては次に説明する。

レジスタＣＱは、使用可能なキャッシュ・レジスタの最
上位のワードのアドレスを含む。

レジスタＲは、中央プロセッサ３０ヘリターンさせるデ
ータワードを保持しており、レジスタＥは、メインスト
ア３２内の最高部のスタック・マークのアドレスを保持
する。

最高部のスタック・マークは、次のスタック・マーク等
のアドレスを保持し、最下部のスタック・マークは、ア
イデンテイファイされるアドレスを含む。

Ａレジスタは、現在のメイン・ストアのアドレスを保持
し、このレジスタは、メイン・ストアだけでなくビット
・ストアにアドレス指定し、その内容をキャッシュ・ス
トアの一方へ書き込む。

レジスタＥおよびＡの出力端子は、コンパレータ４８に
接続してありこのコンパレータはレジスタＡの出力がレ
ジスタＥの出力よりも大きい時、出力信’ＱＹを発生す
る。

従って信号Ｙは、レジスタＡのアドレスが最高部のスタ
ック・マークよりも高く、従ってレジスタＡ内のアドレ
スによってアドレス指定された変数が現在実施中のりカ
バリー・ブロックにローカルであることを表示する。

レジスタＨは、メイン・ストア３２内へ書き込むデータ
を保持している。

レジスタＣは、キャッシュ・ストアに使用するアドレス
を保持する。

まれこのレジスタの出力端子は、制御インプットＦＵＮ
を有するインクリメント／デイクリメントユニット５０
の入力端子に接続してあり、この制御インプットＦＵＮ
は、４つの制御信号のうちのひとつを受けて第１表に示
すような入力信号Ｃと関連する出力信号を発生させる。

レジスタＤは、キャッシュ・ストア３６内に書き込むデ
ータの一部を保持し、このデータの残りのデータはレジ
スタＡに入っている。

レジスタＣおよびＤの出力端子は、この２つのレジスタ
内の値が等しい時に、出力信号Ｚを発生するクオリティ
ーユニット５２に接続してある。

レジスタＲには、中央プロセッサ３０とのインタフェー
スが設けてあるが、このインタフェースは、２つのデー
タパスＰおよびＱとから成る。

Ｐデータ・パスは、中央プロセッサがアクセスさせたい
メイン・ストアのアドレスを載せ、Ｑデータパスは、中
央プロセッサ３０が記憶させるか装置のレジスタ内に入
れるデータを載せる。

レジスタＲの出力端子の構威するＲデータ・パスは、中
央プロセッサ３０へ送るデータを載せる。

本装置の制御ロジックについては、後で詳記する。

しかしながら装置の制御ロジックと中央プロセッサ３０
との間をパスする制御信号については、ここで述べてお
く。

この装置は、中央プロセッサ３０へ送ることのできる２
つの制御信号を有する。

信号ＲＥＡＤＹは、プロセッサ３０のリクエストしたオ
ペレーションをディバイスが完了させたことを表示し、
信号ＥＲＲＯＲは、エラー状態を表示する。

中央プロセッサ３０は、従来の設計であって、インスト
ラクションを実行中に従来の記憶手段をＲＥＡＤ（読み
取り）およびＷＲＩＴＥ（書き込み）操作させる制御信
号を発生させる。

またこのプロセッサは、第１１図に示した装置にプログ
ラム中のりカバリー・ブロックおよびアクセプタンステ
ストの使用と関連する附加操作を行わせる制御信号を発
生させるような手段が設けてある。

したがってこの装置は、中央プロセッサからの１３の制
御信号のうちのひとつの信号を受信して、次のアクショ
ンを実行させる。

すなわちＲＥＡＤ（読取り）アクション「所定の正しい
アドレスによってメイン・ストアから読み取るワードの
値を引出すこと」； ＷＲＩＴＥ（書き込み）アクション「変数に新しい値を
記録すること」； リカバリー・ブロックに対するエントリ一時のＥＮＴＲ
Ｙアクション； アクセプタンス・テストがブロックをリジエクトされた
際に必要なＲＥＶＥＲＳＥ（反転）オペレーション； アクセプタンス・テストにパスして終了した時のＥＸＩ
Ｔ（イグジット）アクション； 中央プロセッサが新しいプログラムをランニングさせる
ステートに新プログラムをリセットさせるＲＥＳＥＴ（
リセット）アクションおよびマルチプログラミング用に
中央プロセッサ内のオペレート・システムを各種のレジ
スタＥ，ＣＭ，ＣＰおよびＣＱにゲイン・アクセスさせ
る際実施させる７つのオペレーション 第１１図に示すキャッシュ・メカニズムの制御ロジック
は、第■表に基づくステート・マシンの説明の際説明す
る。

このステート・マシンの表では、制御ロジックの進入で
きる各ステートが示してあり、これらのステートは、表
中の左コラムにナンバーがつけてある。

表の中央コラム部には、制御ロジックが各ステートにあ
る時に発生する制御信号が示してある。

各レジスタへのゲート操作を制御する信号はＰ→Ａのよ
うに示す。

このことは、レジスタＡへのデータをデーテイングし、
かつ対応するマルチプレクサがＰ入力端子をセレクトす
るよう信号を発生させることを示している。

制御ロジックを仮定する次のステートは、表出の右コラ
ムに示してある。

このコラムに１つの数字しか示してない場合は、この数
字は、すべての状態で仮定される次のステートを示す。

制御ロジックをセンス可能な信号が存在しているかいな
いかに応じてそれぞれのステート内へ進入させなければ
ならない場合、このことが次のような例で示すように表
示される。

２→３、 ２→２ これは、信号２がトウルーであれば、次のステートをス
テート３にし、信号Ｚがフォールスであれば、次のステ
ートをステート３にすることを表わす。

制御ロジックは、クロツク４７（第１２図）の定めル定
インターバルで１つのステートから次のステートに移動
し、スイッチがオンになると、制御ロジックは、ステー
トｌを表わすようになっている。

ステート１は、中央プロセッサからの１３種の制御信号
を検出して、所定のアクションをインシエイトする。

ステート２は、エラー・ステートであって中央プロセッ
サ３０をリセットする。

ステート１１およぴ１２は、読取リアクションを実行す
る。

中央プロセッサ３０からのアドレスは、ステップ１１中
にレジスタＡ内へゲートインされ、メインストア３２が
読出されてその出力が、ステート１２の間にレジスタＲ
ヘゲートインされる。

メイン・ストア３２に直ちにレスポンスしないと、制御
ロジックは、レスポンスが得られるまで、ステート１２
に留まる。

スアート３は、ＲＥＡＤＹレスポンスヲ中央プロセッサ
３０へ送ってステート１ヘリターンさせる多くのアクシ
ョンに使用される。

ステート１３〜２０は、書込みアクションを実行する。

ステート１３および１４は、書込むワードのビット・フ
ラッグを読出し、このワードをキャッシュ・ストア３６
に保持しなければならないような時その内容をレジスタ
ｂへ入れる。

ステート１５は、一アドレス指定されたワードがローカ
ル（次のステート１６）であるのか、既にキャッシュ（
次のステート１１）されているのが、このリカバリー・
ブロックで最初に割当て（次のステート１８）られてい
るのかを判断する。

ステート１８は、ウードの前の値と、キャッシュ・スト
ア３６のアドレスを記録し、キャッシュ・ストア・ポイ
ンタの値をインクリメントし、この値をレジスタ・ブロ
ックＧ内の内部レジスタＣＰにリターンさせる。

ステート１９および２０は、キャッシュ・ストアの最後
のワードの使用をテストし、エラーが存在している場合
に、エラー条件を発生させることができる。

ステート２１〜２４は、レジスタ・ブロックＧの内部レ
ジスタ内に値を入れる。

ステップ３１〜３１は、中央プロセッサ３０とのデータ
のやり取りに関係する。

ステップ４１は、リカバリー・ブロック・エントリ・オ
ペレーションを実行する。

ステート４１から４２は、レジスタＣおよびＤ内のキャ
ッシュのトップ領域の限界をセットする。

ステート４３から４６は、レジスタＣ内でカウントアッ
プするループであって、キャッシュのトップ領域をスキ
ャンして、各キャッシュ・エントリーのアドレス部分を
読出し、各対応するメイン・ストア・ワードのビット・
フラッグをリセットする。

キャッシュのトップ領域に一つビット・セットのエント
リーがあれば、ワードはピットセットを有すだけなので
、このことによってビット・ストア３４内にすべてのビ
ット・フラッグがリセットされる。

ステート４１および４９は、内部レジスタＣＭのその時
点の内容をキャッシュ・ストア３６内に書込み、スタッ
ク・マークを形威しかつトップ・キャッシュ・マーク（
レジスタＣＭ内に入れられている）とトップのスタック
（レジスタＣＰ内に入れられている）のアドレスに対し
新しい値を発生する。

ステート５１〜５７は、リカバリー・ブロック・エント
リーにリバースオペレーションを行なわせ、アクセプタ
ンス・テストのフエイルアー後にリカバリー・ブロック
でモデイファイされている変数の値を再記憶するのに使
用される。

これらのステートは、ほぼステート４１〜４６のループ
と同じループを形威しているが、キャッシュ・ストア３
６のトップ領域内に記録されたキャッシュ値が再びメイ
ン・ストア内に書込まれ、エラーを生じたブロックの効
果を消去することが異なっている。

ステート５７は、キャッシュ・スタック（レジスタＣＰ
に記憶されている）のトップに対するポインタを調節す
る。

ステート６１〜８２は、アクセプタンス・テストがパス
して完了した後にイグジット・オペレーションを実行す
る。

ステート６１〜６４は、次の使用のためにレジスタＣＰ
およびＣＭ内のその時点でのエントリーのレジスタＣＭ
およびＣＯのコピー内にプリザーブされる。

ステート６１から６４は、レジスタＣＰ内にレジスタＣ
Ｍの内容をセットし、トップ領域が除去された時、何を
スタックのトップにするかを表示する。

その他のステートは、３つのループから戒っている。

ステート６５から６８は、トップ・キツシュ領域をトッ
プから下方ヘスキャンし、キャッシュ・ストア３６のト
ップ領域内にキャッシュされているすべてのワードのフ
ラッグ・ビットすなわちビット・ストア３４内にセット
されているすべてのフラッグ・ビットをアンセットする
。

ステート６９は、キャッシュ・ストア３６の上位２つの
領域の間のキャッシュ・スタック・マークを読出し、こ
れをレジスタＣＭおよびレジスタＤ内に次のキャッシュ
・マーカとして記録し、キャッシュの第２領域の最下部
を表示する。

ステート７０〜７３は、キャッシュの第２領域を下方ヘ
スキャンし続け、ビット・ストア３４内の第２領域にキ
ャッシュされているワードのフラッグ・ビット（すなわ
ち前のエントリー・オペレーションで除去されているフ
ラツク；ビット）をセットする。

ステート７４〜７９は、キャッシュのトップ領域を上方
ヘスキャンして戻り、このトップ領域に記憶されている
アイテムがローカル（信号Ｙによって示される）なのか
、既に第２領域に与えられているのか（信号Ｘによって
示される）、トップ・キャッシュ領域から第２キャッシ
ュ領域内ヘコビーしなければならないのかを判断する。

レジスタＣＯは、トップ領域で検査すべき次のエントリ
ーのアドレスより１つ小さなポインタを保持し、レジス
タＣＮは、トップ領域内のトップ・エントリーのアドレ
スより１つ大きいポインタを保持する。

ステップ７９でのテストで、キャッシュ・エントリーが
ローカルでないか、または既にこのレベルにキャッシュ
されていない場合、ステップ８０〜８２で、次にインク
リメントされるキャッシュ・スタック・トップ（レジス
タＣＰ）によって与えられるアドレスのキャッシュ・ス
トア３６にキャッシュ・エントリーをリライトする。

キャッシュされたワードのフランク・ビットもセットさ
れる。

このステートマシンは，１９６２年マツクグローヒル社
発行のティー・シー・パーティ（ Ｔ． Ｃ．Ｂａｒｔ
ｅｅ）氏その他著「デイタルマシンの理論と設計（ Ｔ
ｈｅａｒｙ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ｄｉｇｉ
ｔａｌ Ｍａｃｈｉｎｅ）Ｊなる専問書に記載されてい
るような等価ロジックハードウエアにすることができる
。

これとは別にこのステート・マシン制御は、１９７０年
プレンテイス・ボール社発行のエス・エスハツソン（Ｓ
．Ｓ． Ｈｕｓｓｏｎ ）氏著「マイクロプログラミン
グとその原理と応用（ Ｍｉｃｒｏｐｒｏｇｒａｍｍｉ
ｎｇｙ Ｐｒｉｎｃｉｐｌｅｓａｎｄ Ｐｒａｃｔｉｃ
ｅ）に記載されているようなマイクロプログラムにも変
換できる。

本発明に係る別の実施例では、その時点の「リカバリー
・レベル」すなわちリカバリー・プロツクのダイナミッ
ク・ネスト化の深さ、言い換えると、その時点で使用さ
れているキャシュ（スタック・マーカーによって分離さ
れている）領域の数を表示する数を記憶するような附加
レジスタが設けられる。

このレジスタは、リカバリー・ブロック・エントリおよ
びリカバリー・ブロック・イグジットによってそれぞれ
１だけインクリメントまたはデイクリメントする。

第１１図に示した本発明に係る実施例のビット・ストア
３４は、メイン・ストア３２に記憶された各値に対して
リカバリー・レベルを記憶するようなりカバリー・レベ
ル・ストアと置換えてある。

キャッシュ・ストア３６に変数が入ると、リカバリー・
レベル・ストアの対応するワードに保持されたりカバリ
ー・レベルおよび値の双方は、先に変数がキャシュ内に
入れられた時のヒストリーまたは変数がローカルである
とデイクレアされた時のヒストリーが変数の各々のキャ
シュ化（すなわちキャッシュ・ストア３６のその時点の
トップ領域内に変数およびそのアイデンティティを記憶
させること）によって記録されるように記録される。

変数がメイン・ストア３２のロケーションにデイクレア
および割付けられると、その時のりカバリー・レベルが
りカバリー・レベル・ストアの対応部分にインサートさ
れる。

リカバリー・ブロックへのエントリ一時には、リカバリ
ー・ブロックが１つだけインクリメントされ、新しいマ
ークがキャッシュ上に置かれる。

この時メインストア内のデータ・スタックには、アクシ
ョンが行なわれない。

変数に対して一つの新しい値が割当てられると、メイン
・ストア内の変数のりカバリー・レベルがその時のりカ
バリー・レベルに等しいかどうかインベステイゲイショ
ンが行なわれる。

等しい場合、メイン・ストアに新しい値が入れられて、
キャッシュ化が行なわれなく、リカバリー・レベル・ス
トアは不変である。

変数のりカバリー・レベルがその時点のりカバリー・レ
ベルを表示しないし、キャッシュに新エントリーが置か
れる。

このキャッシュ・エントリーは、リカバリー・レベル・
ストアに記憶された変数の先の値、先のりカバリー・レ
ベルおよびアイデンティティから成る。

次にこのメイン・ストアに新しい値が入ると、リカバリ
ー・レベル・ストア内のりカバリー・レベルがその時の
リカバリー・レベルと等しくなる。

キャッシュ内のトップ領域のエントリーは、アクセプタ
ンス・テストのりジエクション時に、１つずつ処理され
、それらの値およびリカバリー・レベル・フィールドは
、アイデンティティの指定するメイン・ストアの記憶ロ
ケーションおよびリカハリー・レベル・ストアにそれぞ
れコピーバックされる。

キャッシュは、再びリトラクトされるが、このリカバリ
ー・ブロック用のスタック・マークを含まなく、その時
点のりカバリー・レベルは変わらない。

その時点のりカバリー・レベル・レジスタは、アクセプ
タンス・テストによってアクセプトされた後、１つだけ
インクリメントされる。

キャッシュのトップ領域のエンｌ− ＩＪ−は、１つず
つ処理される。

キャッシュのトップ領域のエントリー内の真のアドレス
に対応するりカバリー・レベル・ストア・ワード内のり
カバリー・レベルは、その時点のりカバリー・レベルと
等しくなるようセットされる。

次にキャッシュ・エントリーのりカバリー・レベルがそ
の時のりカバリー・レベルと等しくなると、エントリー
がディスカードされる。

等しくない場合は、エントリーが下方へ移動されて次の
キャッシュ領域へ入れられる。

第１３図は、リカバリー・レベルを使用した上記の実施
例に係る装置のブロック・ダイヤグラム図であり、第１
１図のブロック・ダイヤグラム図と等価的である。

第１３図に示した装置は、中央グロセット１０のような
情報処理装置と組合わせて使用する。

この装置は、１ワード幅のメイン・メモリ１２と、リカ
バリー・レベル数を保持するのに充分な幅でメイン・ス
トアと同じ数のワードを含むレベル・ストア１４と、メ
イン・ストア・ワード、メイン・ストア・アドレスおよ
びレベル数を保持するのに充分広い幅のキャッシュ・ス
トア１６とを有している。

ストア７２ ，７４および１６の各々は、３つの制御ラ
インすなわちＲＥＡＤ（読出し）オペレーションをイニ
シエイ卜するＲＥＡＤラインと、ＷＲＩＴＥ（書込み）
オペレーションをイニシエイ卜するＷＲＩＴＥラインと
、ストアが先のＲＥＡＤまたはＷＲＩＴＥオペレーショ
ンを完了していることを表示するＲＥＡＤＹラインを有
している。

中央プロセット７０と各ストア７２．７４および１６の
間では、各１ワード幅のテータパスを計１０本含むデー
タ・ハイウエイ１８によってデータが転送される。

各データパスは、・各々の信号Ｐ，Ｑ，Ｓ，Ｔ，Ｅ，Ｆ
，Ｕ，Ｖ，Ｗお・よびＧを載せこれらの信号を７つのレ
ジスタＲ，Ａ，Ｈ，Ｅ，Ｋ，Ｃ，Ｄおよびレジスタ・ブ
ロックＧの入力端子へ送る レジスタＲ，Ａ，Ｈ，Ｅ，Ｋ，ＣおよびＤは、第１２図
に示したようなタイプのものであるが、マルチプレクサ
の入力が８つでなくて１０となっている点が異なってい
る。

キャッシュへニード、すなわち変数は、既に述べたよう
に、その時点で使用中のりカバリー・レベル数と、クエ
スチョン中の変数のりカバリー・レベル数との相対値づ
決定される。

レジスタＥは、その時のりカバリー・レベル数を含むの
に使用され、このレジヌタに含まれる値は、本装置がプ
ログラム部分の最初の部分でリセットされ、中央プロセ
ッサ７０と無関係にリカバリー・ブロック・エントリー
またはイグジットで自動的に調節された時ゼロにリセッ
トされる。

レジスタＫは、メインストア７２またはキャッシュ・ス
トア７６内の変数をキャッシュ化する決定またはキャッ
シュエントリーの保持がなされた時、この変数のりカバ
リー・レベル数を含むのに使用される。

レジスタＥおよびＫの出力端子は、第１１図のユニット
５２と同じイクオリテイー・ユニット８０に接続してあ
り、このユニット８０は、レジスタＥおよびＫ内に記憶
された値が互に等しい時出力信号Ｙを発生する。

第１１図の装置と同様に、レジスタ・ブロックＧは、５
つの内部レジスタＣＭ，ＣＮ，ＣＯ ，ＣＰおよびＣＯ
を含んでいる。

これらのレジスタのファンクションは、第１１図のレジ
スタ・ブロックのうちの対応するレジスタのファンクシ
ョンと同じであり、これらについては、次の詳細な説明
から明らかとなろう。

しかしながらレジスタＣＯは、リバースオペレーション
中に補助的に使用され、その時点のりカバリー・レベル
数の値を保持するようになっている。

レジスタＲ，Ａ，Ｈ，ＣおよびＤは、第１１図の装置の
うちの対応するレジスタと同じファンクションを行う。

すなわちレジスタＲは、中央プロセッサ１０ヘリターン
させるデータ・ワードを作り、レジスタＡは、メイン・
ストアのアドレスを保持し、レジスタＨは、メイン・ス
トア１２へ書き込むデータ・ワードを保持し、レジスタ
Ｃは、キャッシュ・ストア１６に使用するアドレスを保
持し、レジスタＤは、キャッシュ・ストア７６に書き込
むデータを保持する。

レジスタＣの出力端子は、第１１図の装置のうちのユニ
ット５０と同じインクリメント／デイクリメント・ユニ
ット８２の入力端子に接続してある。

このユニット８２は、４つの制御信号のうちのひとつを
受信する制御人力ＦＵＮを有しており、このユニットは
信号を受けると表Ｉに示した入力信号Ｃと関連する出力
信号Ｆを発生する。

レジスタＤは、キャッシュ・ストア３６内の書込むデー
タを保持し、それ以外のデータはレジスタＡおよびＫに
入れられる。

レジスタＣおよびＤの出力端子は、レジスタＣとレジス
タＤの値が等しくなった時、出力信号Ｚを発生するイク
オーリテイ・ユニット８４に接続してある。

レジスタＲと中央プロセッサ７０との間にはインターフ
ェースが設けてあるがこれは２つのパスＰおよびＱとか
ら成っている。

Ｐデータ・パスは、中央プロセッサがアクセスしたイメ
イン・ストア・アドレスを載せ、Ｑデータ・パスは、中
央プロセッサ１０が記憶させたいデータか本装置のレジ
スタ内に入れるデータを載せる。

レジスタＲの出力回路から形威されたＲデータパスは、
中央プロセッサ７０へ送っているデータを載せる。

添付図面に示したキャッシュ機構の制御ロジックを第Ｉ
表に示したステート・マシンに基づいて説明する。

このステート・マシンは、制御口ジツタの入ることので
きる各ステートを示したもので、これらのステートは、
表の左コラムをナンバーがふってある。

表中の中央コラムには、制御コラムが各ステートにある
時、発生する制御信号が示してある。

各レジスタへのゲートインを制御する信号は、Ｐ −Ａ
のように表わされる。

これは、レジスタＡヘデータをゲートインしかつ対応す
るマルチプレクサにＰ入力端子をセレクトさせるような
信号を発生させることを表わす。

第■表の右コラムには、制御ロジックを仮定する次のス
テートが示してある。

この右コラムに１つの数字が示してあるが、この数字は
、すべての場合に仮定される次のステートの数字である
。

制御ロジックは、検出可能な信号のあるなしに応じて別
のステートヘ入れなければならない時は、次のように示
される。

２→３ ｚ→２ これは、信号２がトウルーであれば次のステートをステ
ート２にし、信号２がフォールスであれば、次のステー
トをステート３にすることを示す。

上許係属中の特許出願のクロツク４１（第１２図）と同
じで、レジスタＲ−Ｇと連動するクロツクの決める定イ
ンタバルで制御ロジックが１つのステートから次のステ
ートへ移動する。

スイッチがオンになると、制御ロジックは、ステート１
になるようになっている。

ステート１３〜１９は書き込み（ＷＲＩＴＥ）作用を行
う。

ステート１４は、ワードが保持必要なものである場合に
、書込むべきワードの内容とその関連レベル数とをそれ
ぞれレジスタＤ，Ｋに読み込む。

ステート１５は、ワードが保持すべきもの（次のステー
ト１７）か否か（次のステート１６）を決める。

ステート１８は、ワードの新しい値と実行中のりカバリ
ーレベル数とをそれぞれ、メインストア及びレベルスト
アに書き込み、先の値とそれに関連するメインストア・
アドレスとをキャッシュ・ストアに書込む。

キャッシュ・ストアのポインタは、徐々に漸増腰レジス
タ・ブロックＧ内のレジスタＣＰへ戻る。

ステート１８と１９とは、キャッシュ・ストアの最後の
ワードについて用いるためのテストをし、もしエラーが
あれば、エラー状態を発生する。

ステート２１〜２５は、レジスタブロックＧの内部レジ
スタ内に入る値と実行中のリカバリ・レベルレジヌタＥ
の開始時とに関係するものである。

ステート３１〜３７は、中央プロセサへの出入りデータ
に関する。

ステート４１〜４６は、リカバリ・ブロックエントリ動
作を実行する。

ステート４１と４２とは実行中のリカバリ・レベル数を
漸増させて、レジスタＥ，Ｋ内にその新たな値をセット
する。

ステート４３〜４６は、内部レジスタＣＭとレジスタＫ
との現存内容をキャッシュストアに書き込み、キャッシ
ュ・マークを形成し、トップキャッシュ・マーク（レジ
スタＣＭに入る）及びキャッシュのトップ（レジスタＣ
Ｐに入る）のアドレスに対する新しい値を発生する。

ステート５１〜５９は、リバース動作を行い、アクセプ
タンス・テストの失敗後にリカバリ・ブロック内で改変
した変数の値を再記憶するのに使用される。

ステート５１は、実行中のリカバリ・レベルレジスタＥ
の値を内部レジスタＣｏ内に保持する。

ステート５４〜５１は、キャッシュ・ストアのトップ領
域を走査するループを形成する。

このキャッシュ・ストアのトップ領域内の各ワードにつ
いて、ステ−１−５６．５７は、変数のメインストア・
アドレス、その前の値及びその前のリカバリ・レベルを
レジスタＡ，Ｈ及びＥ内に読み込み、その前の値及びリ
カバリ・レベルをそれぞれメインストア及びレベルスト
ア内に書き込む。

ステート５８は、キャッシュ・スタックのトップ部分（
レジスタＣＰに配憶）にポインタを調節する。

ステート５９は、実行中のリカバリ・レベルの値をレジ
スタＥ内に再び記憶する。

ステート６１〜７６は、アクセプタンス・テストの完了
後にエグジット動作を行う。

ステート６１，６２は、実行中のリカバリ・レベルレジ
スタＥを漸減させる。

ステート６３，６４は、レジスタＣＰ中に存在するエン
トリを次の動作のためにレジスタＣＮ内に保持する。

ステート６５，６６は、トップキャッシュ・マータから
バックポインタを読み、それをエグジット動作完了後に
トップキャッシュ・マークが有するアドレスとしてレジ
スタＣＭ内に入れる。

ステート６１は、トップ領域の取去り後にキャッシュ・
ストアのトップ部分が有するアドレスをレジスタＣＰ内
に入れる。

ステート６８〜７６は、トップキャッシュ領域を底部か
ら上方へと走査するループを形成する。

ステート６９は、トップキャッシュ領域からワードを読
み、変数のメインストア・アドレス、その前の値及び前
のリカバリ・レベルをレジスタＡ，Ｄ，Ｋ内にセットす
る。

ステートγ０においては、レジスタＫ内の前のリカバリ
・レベルと、リカバリ・レベルのエグジット動作を行う
リカバリ・レベルとを比較し、もしレジスタＫ，Ｅ内の
りカバリ・レベル数が等しい場合（波形Ｙで示す）には
、検査中のキャツシュエントリをやめる（次のステート
１６）。

レベル数が等しくない場合には、キャッシュ・エントリ
をトップ領域から第２領域にうつさなければならない。

レジスタＣＯは、ポインタを現に検査中のキャッシュ・
エントリに保持し、レジスタＣＮ＆ｔ、ポインタをトッ
プ領域内のトップエントリのアドレスより１だけ大きい
所に保持する。

ステップ７０におけるテストで、検査中のエントリのリ
カバリ・レベルが、エグジット動作を行うリカバリ・ブ
ロックのリカバリ・レベルと等しくない場合には、ステ
ート７２〜７４は、次に漸増するキャッシュ・スタック
トップ（レジスタＣＰ）により与えられるアドレスの所
においてレジスタＡ，ｆ），Ｋの内容（例えば、検査中
のキャッシュ・エントリのコピー）をキャッシュ・スト
ア内に書き込む。

ステート７６においては、エグジット動作を行うリカバ
リ・ブロックのリカバリ・レベルを、キャツシュエント
リ処理動作中の変数と関連するレベルストア・ワード内
に書き込み、変数上に出されるリカバリ・ブロックの正
味効果が、その変数を含むリカバリ・ブロック内の割当
ての正味効果である事実を記録する。

このステート動作機械は、文献ｔｔ Ｔｈｅｏｒｙ ａ
ｎｄＤｅｓｉｇｎ ｏｆ Ｄｉｇｉｔａｌ Ｍａｃｈｉ
ｎｅｓ ／ｔ （Ｔ． Ｃ− Ｂａｒｔｅｅ他著、１９
６２年マグロウビル社発行）に記載の等化論理ハードウ
エアを参照されたい。

また、ステート動作機械の制御は、文献ｔｔ Ｍｉｅｒ
ｏｐｒｏｇａｍｍ−ｉｎｇ， Ｐｒｉｎｃｉｐｌｅ ａ
ｎｄ Ｐｒａｃｔｉｃｅ ／／（Ｓ− Ｓ． Ｈｕｓｓ
ｏｎ著、ｌ９７０年プレインテイス・ホール社発行）の
マイクロプログラムに変えても良い。

以上の実施例におけるように、リカバリ・レベルを用い
る場合には、一層大容量の記憶装置を使用する必要があ
るが、第１１図に示すシステムにおけるよりも高速度の
動作を行うことが可能である。

以上では本装置を、変数の値を記憶装置に割当てること
に関して説明した。

この場合に上記の値は、その割当てを逆にすることによ
って単純に回復した。

多くのプログラム動作は、上記割当て以外の結果を生ず
る、即ち、プロセス動作を放棄し別の動作を意図する場
合でもある結果を保留する必要がある。

その例の典型的なものは、ファイルアクセス、入出力イ
ンターフエイス、計Ｘルーチン、故障トレース、ユーザ
間のインターフエイスを含む動作である。

このようなプログラムの特性は、エラーリカバリが割当
ての自動反転より複雑であり、また適当な回復作動を特
定する機会をプログラム設計者に与えなければならない
。

この問題は、プロシージャ内に特定の回復作用を要する
動作を組み込む（以下これを回復可能式プロシージャと
呼ぶ）ことにより解決できる。

この回復可能式プロシージャは、それ自身がアクセプタ
ンスと交代動作を有するリカバリ・ブロックではないが
、実質的には、１個以上のリカバリ・ブロックを含んで
いる。

このようなプロシージャは、エラーの場合に本発明によ
る装置により値が自動的にリセットされないオウン・バ
リアブルを示しているが、回復可能グロシージャ内のプ
ログラムによって再び記憶することができる。

複数の回復可能プロシージャを相互に組合せて１組のオ
ウン・バリアブルを截断することもできる。

回復可能グロシージャは、３個のエントリ点を有してい
る。

まず最初に回復可能式プロシージャをリカバリ・ブロッ
ク内に呼び込み、本発明に係る装置で、プロシージャを
その〃セーブ（Ｓａｖｅ）〃エントリ点において入らせ
る。

上記〃セーブ〃エントリ点の目的は、コーリング・リカ
バリ・ブロック内にエラーを生じた場合に復旧すること
を要する情報をプロシージャに保持させることにある。

次いで、回復可能式プロシージャを、〃ノルマル〃エン
トリ点、即ち、そのコーリング状況によってグロシージ
ャに要求される機能を満足する目的をもつエントリ点へ
と進める。

リカバリ・ブロック内の回復可能式グロシージャの次の
表示においては、この装置によりプロシージャをその“
ノルマル〃エントリ点に入れる。

第３のエントリ点は、情報の復旧を可能とすることを目
的とした所謂〃リバース（ ｒｅｖｅｒｓｅ ） ｔｔ
エントリ点であり、本発明に係る装置が回復可能式グロ
シージャを抹消しなければならない時に、リカバリ・ブ
ロック内の第１インポケーションの間保持されている。

以下では回復可能式プロシージャの１側を、第１１図に
示す本発明の実施例について、ビットストアを用いる場
合に関し説明するが、勿論この回復可能式グロシージャ
は、上述の別の実施例に係る装置で動作する装置と組合
せて同じように使用することもできる。

第１４図は、リカバリ・ブロック■と回復可能プロシー
ジャ■とを含むリカバリ・ブロックＶを示す。

この場合の回復可能グロシージャは、オウンバリアブル
Ｗと別のリカバリ・ブロック■を有している。

第１５〜１７図は、第２〜１０図と同じであるが、メイ
ンストア１０のステートとリカバリ・ブロックＶの種々
の点のキャッシュストア１２とを示している。

第１５図は、リカバリ・ブロックＶの開始時の状態を示
す。

スタック・マーク６０ ．６２はそれぞれ、メインスト
アとキャッシュストアとに設けてある。

第１６図ｔこおいて、プログラムが回復可能式プロシー
ジャ■を示す範囲に入ると、プロシージャへのアクセス
を提供するデスクリプタが、プロシージャのオウンバリ
アブルＷとしてメインスタック上に置かれる。

勿論、回復可能式プロシージャには，１個以上のオウン
バリアブルを持たしても良いが、この場合には、このよ
うなオウンバリアブルの名前を全て、その時点でメイン
ストア１０内に挿入する。

リカバリ・ブロック■内へのエントリにおいては、更に
メインストア１０とキャッシュストア１２とに対してそ
れぞれ、スタックマーク６４，６６を設ける。

第１１図において、最初に回復可能グロシージャ■を（
リカバリ・ブロック■）内に呼び込むと、プロシージャ
のデスクリプタを含むメインストア１０内のワードに対
応するフラッグをクリアすべきことが判明し、このプロ
シージャがこのリカバリ・ブロック内で使用されなかっ
たことが示される。

そこで、キャッシュ機構が、デスクリプタ■に対応する
フラッグをメインストア１０内にセットし、デスクリプ
タとその一致性をキャッシュストア１０内に記録する。

すると、回復可能式プロシージャは、キャッシュストア
１２の更に別の“セイブ（Ｓａｖｅ）“領域を得て、こ
の領域内にそのリカバリ情報を記録する。

回復可能式グロシージャ■は、その内部リカバリ・ブロ
ックに入り、この内部リカバリ・ブロックによってリカ
バリ情報の保留とプロシージャに必要とする機能を実行
する。

リカバリ・ブロックＶ内の回復可能グロシージャ上に引
続きコールを行うことによって、既にセットしてあるデ
スクリプタ上にフラッグを見出す。

次いで回復可能グロシージャを、特別なアクションを行
うことなくノルマルエントリ点を通して入れる，しかし
、もしプログラムが、回復可能プロシージャ■上での再
コール前にリカバリ・ブロック■内の別のリカバリ・ブ
ロックに入っている場合には、そのデスクリプタ上のフ
ラッグをクリアし、更に別のリカバリ情報セットをキャ
ッシュストア１２内に記録して、回復を必要とする新た
なリカバリ・ブロックに対応させる。

リカバリ・ブロックからのエグジットが成功裏に行われ
た所で、デスクリプタとキャッシュストア内のその関連
セイブ領域とを、キャッシュストア内に記録されている
他の変数と同じようにキャッシュ機構により処理する。

それらは、１つのキャッシュ領域から次の領域に移送さ
れ、それらがローカル状態になるか又はデスクリブタが
そのキャッシュ領域内に存在するまでメインスタック・
テスクリプタフラッグをリセットする。

回復可能プロシージャ内のりカバリ・ブロック中では、
そのグロシージャのオウンバリアブル及びキャッシュス
トア内のセイブ領域中の変数は、非ローカルであると考
えられ、エラ一時の他の変数と同じように再記憶される
。

しかし、リカバリ・ブロック■のアクセプタンス・テス
トが満足なものであれば、このリカバリ・ブロックから
のエグジット中、上記変数は、メインストア１０内の位
置にかかわりなく、次のリカバリ・ブロック中でローカ
ルと考えられ従って、その記憶されている先の値は抹消
される。

即ち、リカバリ・ブロック■からのエグジットは、オウ
ンバリアブルへの割当を有効に永久的となし、引続いて
の回復は、回復可能グロシージャ内に含まれているリカ
バリ・プログラムによってのみ可能である。

しかし、グロシージャにより直接に又はなんらかのパラ
メータ機構を介して非ローカル変数に対し行われた割当
ては、通常に処理され、従って、キャッシュ機構によっ
ては行われない。

トップキャッシュ・スタック領域は、エラー後に通常の
方法で処理する。

そして、回復可能グロシージャのためのデスクリプタの
判明後に、キャッシュ機構が、プロシージャのリバース
エンドリ点を呼び込む。

このリバースエントリ点は、リカバリ・ブロック、他の
グロシージャ・コール及びリカバリ・ブロック、並びに
オウンバリアブルを適値に再記憶するに必要なその他の
処理を呼び出す。

以上の説明では、情報の種々のアイテムがメインストア
のワード長と同じ寸法であると仮定したが、勿論、情報
のアイテムがワードより短かい場合においても適用可能
である。

但しこの場合には、情報の均一な単一ユニットに対する
割当てによって全ワードを記憶しておく。

更に本発明は、情報のアイテムがワードより大きい場合
も適用可能であり、この場合には、情報アイテムの値を
保留するために１ワード以上のものを記憶しておく必要
がある。

本発明は下記のような態様で実施することができる。

（１） 現行プログラム・ブロックの期間中に第１メ
モリ装置における情報アイテムのステートが変化せしめ
られた時に、前の情報アイテムのステートを第１メモリ
装置から第２メモリ装置に移すためのトランスファ装置
を含んでいる、特許請求の範囲記載のデータ・プロセス
装置。

（２）トランスファ装置は現行プログラム・ブロックの
期間中の最初の情報アイテムのヌテートの変化に対して
だけ作動する、前掲（１）項記載のデータ・プロセス装
置。

（３）現行プログラム・ブロックの期間中に第１メモリ
装置に記憶されている情報アイテムの前のステートが既
に第２メモリ装置に記憶されているか否かを表示するた
めに、第１メモリ装置に記憶された各情報アイテムにそ
れぞれインデイケータを組合わせる装置を含んでいる、
前掲（１）項記載のデータ・プロセス装置。

（４）インデイケータの存在がトランスファ装置の作動
を抑止する、前掲（３）項記載のデータ・プロセス装置
。

（５）第１メモリ装置および第２メモリ装置の各各に対
して、多数のプログラム・ブロックのネストされた１組
における前のプログラム・ブロックの情報アイテムと後
続のプログラム・ブロックにおける情報アイテムとを分
離するためのセパレータ装置がそれぞれ設けられており
、多数のプログラム・ブロックのネストされた１組を利
用するデータ・プロセス用として使用するに適した、前
掲（４）項記載のデータ・プロセス装置。

（６）インデイケータは、多数のプログラム・ブロック
のネストされた１組における現行プログラム・フロック
のネステイングの深さをも表示する、多数のプログラム
・ブロックのネストされた１組を利用するデータ・プロ
セス用として使用するに適した、前掲（３）項記載のデ
ータ・プロセス装置。

（７）第１メモリ装置および第２メモリ装置が、それぞ
れスタック式記憶装置から或っている、特許請求の範囲
記載のデータ・プロセス装置。

【図面の簡単な説明】

第１図は、本発明に係るプログラム構造の一部を示す概
略説明図、第２〜１０図は、第１図に示すプログラム実
行中における種々のステージでのメモリ装置のステート
の説明ブロック・ダイヤグラム、第１１図は、本発明の
一実施例のデータプロセシング装置のブロック・ダイヤ
グラム、第１２図は、第１１図に示す装置の詳細ブロッ
ク・ダイヤグラム、第１３図は、別の実施例でのブロッ
ク・ダイヤグラム、第１４図は、本発明に係るプログラ
ム構造の概略ダイヤグラム、第１５〜１７図は、第１４
図に示すプログラムの種々のステージにおけるメモリ装
置のステートを示すブロック・ダイヤグラム、である。 Ｒ，Ｅ，Ａ，Ｈ，Ｃ，Ｄ・・・・・・レジスタ、Ｇ・・
・・−・レジスタ・ブロック、３０・・・・・・中央プ
ロセッサ、３２・・・・・・メイン・ストア、３４・・
・・・・ビット・ストア、３６・・・・・・キャッシュ
・ストア。

Claims (1)

1. 【特許請求の範囲】 １ 各プログラム・フロックが後続するブロックへのエ
   ントリーの前または外側のエンクロージンク・ブロック
   に返戻される前にそれぞれアクセプタンス・テストを付
   随せしめられるネストされた多数のプログラム・ブロッ
   クの一組を利用するデータ・プロセスにおいて使用され
   、各プログラム・ブロックの期間中にこのブロック内の
   情報アイテムのステートが変化した場合に、必要に応じ
   てこのブロックの開始時における優勢な情報アイテムの
   ステートをリストアすることができるように、各プログ
   ラム・ブロックの開始直前にそのブロックの複数の各情
   報ブロックによってそれぞれ取り上げられていたステー
   トを保存するよう作動せしめられるデータ・プロセス装
   置であって、各プログラム・ブロックの各情報アイテム
   の現在のステートを記憶するための第１メモリ装置と、
   連続する各プログラム・ブロックを識別して各プログラ
   ム・ブロックへのエントリーおよび各プログラム・ブロ
   ックからのエグジットを表示するインデイケー夕を記憶
   するための装置と、各プログラム・ブロックの各情報ア
   イテムの以前のステートを記憶すると共にそのステート
   が起生したプログラム・ブロックのインディケータを記
   憶するための第２メモリ装置と、 各アクセプタンス・テストの完了時にそれぞれ収パス”
   信号または゛フエイル”信号を発生するための装置と、 現行プログラム・ブロックの期間中に記憶された各情報
   アイテムを第１メモリ装置からデイスカードするための
   装置、および上記第１メモリ装置からその情報アイテム
   がテイスカードされたプログラム・ブロックの直前のプ
   ログラム・ブロックについて第２メモリ装置に記憶され
   たステートを第１メモリ装置に転送するための装置を含
   んでいて、若し″フエイル″信号が発生されたならば、
   各メモリ装置のステートを現行プログラム・ブロツクへ
   のエントリーの直前のステートにリストアーするための
   装置と、 少くとも直前のプログラウ・ブロックに特有な情報アイ
   テムおよび直前のプログラム・ブロックにおいて既にそ
   れに対するエントリーが第２メモリ装置内に存在してい
   る情報アイテムを第２メモリ装置からデイスカードする
   ための装置を含んでいて、若し、゜゛パス″′信号が発
   生されたならば各メモリ装置のステートを前進させるた
   めの装置と、を具備することを特徴とするデータ・プロ
   セス装置。