JPS5837633B2 - バッフア・メモリ記憶制御方式 - Google Patents
バッフア・メモリ記憶制御方式Info
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- JPS5837633B2 JPS5837633B2 JP54093397A JP9339779A JPS5837633B2 JP S5837633 B2 JPS5837633 B2 JP S5837633B2 JP 54093397 A JP54093397 A JP 54093397A JP 9339779 A JP9339779 A JP 9339779A JP S5837633 B2 JPS5837633 B2 JP S5837633B2
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- Japan
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- buffer memory
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- register
- bytes
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、バッファ・メモリ記憶制御方式、特にブロッ
ク・ロード時に１ブロック単位の情報をＭ回に分けてバ
ツファ・メモリに転送される如きデータ処理装置におい
て、２≦Ｎ≦Ｍで与えられるＮ回分の転送情報を１回に
まとめてバッファ・メモリ上に書込むよう構威し、バッ
ファ・メモリが上記ブロック・ロードのために使用不可
となる時間を短縮すると共にバッファ・メモリへのロー
ド先を正しく切分けるようにしたバッファ・メモリ記憶
制御方式に関するものである。
ク・ロード時に１ブロック単位の情報をＭ回に分けてバ
ツファ・メモリに転送される如きデータ処理装置におい
て、２≦Ｎ≦Ｍで与えられるＮ回分の転送情報を１回に
まとめてバッファ・メモリ上に書込むよう構威し、バッ
ファ・メモリが上記ブロック・ロードのために使用不可
となる時間を短縮すると共にバッファ・メモリへのロー
ド先を正しく切分けるようにしたバッファ・メモリ記憶
制御方式に関するものである。
バツファ・メモリを有するデータ処理装置において、処
理平均実行時間Ｔは、バッファ・メモリ上での平均処理
時間をＴＢＦとし、かつ主記憶装置に対する平均アクセ
ス時間をＴＡＣＣとし、かつバツファ・メモリ・ノット
・ファウンドが発生する比率なＮＦとするとき、 で与えられる。
理平均実行時間Ｔは、バッファ・メモリ上での平均処理
時間をＴＢＦとし、かつ主記憶装置に対する平均アクセ
ス時間をＴＡＣＣとし、かつバツファ・メモリ・ノット
・ファウンドが発生する比率なＮＦとするとき、 で与えられる。
このことから、上記比率ＮＦが小さい程平均実行時間Ｔ
は小となる。
は小となる。
上記比率ＮＦを小とする１つの方策は、主記憶装置から
転送しておく情報量を犬とすべく上記バッファ・メモリ
自体の容量を犬にとることである。
転送しておく情報量を犬とすべく上記バッファ・メモリ
自体の容量を犬にとることである。
この方策は有効なものであるが、高速度のメモリ容量が
増大することとなり、コスト増に大きく影響する。
増大することとなり、コスト増に大きく影響する。
他の１つの方策はバツファ・メモリ上に格納される１フ
ロック単位の大きさを犬にとり、一般にアドレスが歩進
されることを考慮して上記比率ＮＦを小にすることであ
る。
ロック単位の大きさを犬にとり、一般にアドレスが歩進
されることを考慮して上記比率ＮＦを小にすることであ
る。
しかし、この場合には、一旦ブロック・ロードを必要と
することとなると、主記憶装置側装置との間のバス幅が
定まっている場合にはデータ転送回数が増大する難点を
もっている。
することとなると、主記憶装置側装置との間のバス幅が
定まっている場合にはデータ転送回数が増大する難点を
もっている。
即ち１ブロック単位の大きさを２倍にとると、バス幅が
変わらなければ、転送回数が２倍となり、その間バツフ
ァ・メモリがビジーとなる可能性が増大する。
変わらなければ、転送回数が２倍となり、その間バツフ
ァ・メモリがビジーとなる可能性が増大する。
本発明は上記の点を解決することを目的としており、合
わせてロード先を正しく切分けるようにすることを目的
としており、本発明のバツファ・メモリ記憶制御方式は
１フロックの大きさをＬ×Ｍバイトとしたバツファメモ
リと転送バス幅カＬバイトよりなる主記憶装置とをそな
え，上記バツファメモリのデータ部に対する書込みレジ
スタをＬバイト幅でＮ個（Ｎ≧２）もうけ、ＬＸＮバイ
トの情報をまとめて上記データ部に書込むバツファメモ
リにおいて、上記主記憶装置は、ブロックロード時にＭ
回に分けて転送される情報が上記データ部に対する１回
分の書込み同期内に上記Ｎ個の書込みレジスタ中の同一
のレジスタに転送されないよう、上記バツファレジスタ
側に対する転送順序を制御するよう構或され、かつ上記
書込みレジスタは、Ｌバイト単位の転送順番情報を保持
し、Ｎ個に分けられたバツファメモリのデータ部への書
込み時のアドレス情報とすることによりＮ個に分けられ
たバツファメモリのデータ部が任意のＬバイト単位で書
込むことができるよう構或されてなることを特徴として
いる。
わせてロード先を正しく切分けるようにすることを目的
としており、本発明のバツファ・メモリ記憶制御方式は
１フロックの大きさをＬ×Ｍバイトとしたバツファメモ
リと転送バス幅カＬバイトよりなる主記憶装置とをそな
え，上記バツファメモリのデータ部に対する書込みレジ
スタをＬバイト幅でＮ個（Ｎ≧２）もうけ、ＬＸＮバイ
トの情報をまとめて上記データ部に書込むバツファメモ
リにおいて、上記主記憶装置は、ブロックロード時にＭ
回に分けて転送される情報が上記データ部に対する１回
分の書込み同期内に上記Ｎ個の書込みレジスタ中の同一
のレジスタに転送されないよう、上記バツファレジスタ
側に対する転送順序を制御するよう構或され、かつ上記
書込みレジスタは、Ｌバイト単位の転送順番情報を保持
し、Ｎ個に分けられたバツファメモリのデータ部への書
込み時のアドレス情報とすることによりＮ個に分けられ
たバツファメモリのデータ部が任意のＬバイト単位で書
込むことができるよう構或されてなることを特徴として
いる。
以下図面を参照しつつ説明する。第１図は従来の問題点
を説明する説明図、第２図および第３図は本発明の概念
を説明する説明図、第４図は本発明の一実施例構成、第
５図は本発明の要部を拡大して表わした一実施例を示す
。
を説明する説明図、第２図および第３図は本発明の概念
を説明する説明図、第４図は本発明の一実施例構成、第
５図は本発明の要部を拡大して表わした一実施例を示す
。
本願明細書冒頭に述べた如く、バツファ・メモリを有す
るデータ処理装置においては、バツファ・メモリ・ノッ
ト・ファウンドとなると、当面所望の情報を含む１ブロ
ック単位の情報をバツファ・メモリ上にブロック・ロー
ドするようにされる。
るデータ処理装置においては、バツファ・メモリ・ノッ
ト・ファウンドとなると、当面所望の情報を含む１ブロ
ック単位の情報をバツファ・メモリ上にブロック・ロー
ドするようにされる。
今仮に１ブロック単位の大きさを６４バイトとしかつ主
記憶装置側装置との間のバス幅を８バイトとすると、主
記憶装置側装置から８回に分けてロードされることとな
る。
記憶装置側装置との間のバス幅を８バイトとすると、主
記憶装置側装置から８回に分けてロードされることとな
る。
即ち第１図に示す如く、バツファ・メモリのデータ部に
格納される１フロックの情報１は、主記憶装置側装置か
らデータ・レジスタ２に対して８バイト単位でロードさ
れてくる。
格納される１フロックの情報１は、主記憶装置側装置か
らデータ・レジスタ２に対して８バイト単位でロードさ
れてくる。
そして、バツファ・メモリのデータ部には８回分書込み
が行なわれることとなる。
が行なわれることとなる。
このために１回の書込み時間なＴｗとすると、フロック
・ロードに当って８Ｔｗの時間の間、バツファ・メモリ
がビジー状態となる。
・ロードに当って８Ｔｗの時間の間、バツファ・メモリ
がビジー状態となる。
このために、本発明においては、第２図図示の如く、８
回に分けて転送されてくる情報をまとめた上でバツファ
・メモリ上に書込むようにする。
回に分けて転送されてくる情報をまとめた上でバツファ
・メモリ上に書込むようにする。
第２図において、１−０はバツファ・メモリ上に格納さ
れる１ブロック単位の情報の偶数バイト側情報、１−１
は同じく奇数バイト側情報、２一〇は偶数側情報データ
・レジスタ、２−１は奇数側情報データ・レジスタ、３
−０は偶数バイ１・側情報書込みレジスタ、３−１は奇
数バイト側情報書込みレジスタを表わしている。
れる１ブロック単位の情報の偶数バイト側情報、１−１
は同じく奇数バイト側情報、２一〇は偶数側情報データ
・レジスタ、２−１は奇数側情報データ・レジスタ、３
−０は偶数バイ１・側情報書込みレジスタ、３−１は奇
数バイト側情報書込みレジスタを表わしている。
そして、第３図にタイム・チャートを示す如く、ブロッ
ク・ロードに当って主記憶装置側装置ＭＣＵから例えば
偶数側情報Ｅと奇数側情報と（あるいは奇数側情報と偶
数側情報と）ロードされてきたとき、偶数側情報を＃Ｏ
データ・レジスタ２−０にセットしかつ奇数側情報を＃
１データ・レジスタ２−１にセットした上で、両者一斉
に書込みレジスタ３−０，３−１に転送して書込みを行
なう。
ク・ロードに当って主記憶装置側装置ＭＣＵから例えば
偶数側情報Ｅと奇数側情報と（あるいは奇数側情報と偶
数側情報と）ロードされてきたとき、偶数側情報を＃Ｏ
データ・レジスタ２−０にセットしかつ奇数側情報を＃
１データ・レジスタ２−１にセットした上で、両者一斉
に書込みレジスタ３−０，３−１に転送して書込みを行
なう。
この間の様子が第３図に示される。
即ち、今図示の如く偶数側情報Ｅ、奇数側情報Ｏ、偶数
側情報Ｅ、・・・・・・と転送されてくるとき、奇数側
情報Ｏが転送されてきたタイミングで、両者情報を書込
みレジスタ３−０ ．３−１にセットして、図示の如く
書込みを行なうようにする。
側情報Ｅ、・・・・・・と転送されてくるとき、奇数側
情報Ｏが転送されてきたタイミングで、両者情報を書込
みレジスタ３−０ ．３−１にセットして、図示の如く
書込みを行なうようにする。
この結果、１回のフロック・ロードによって生じる書込
み時間は４ＴＷとなり、第１図図示の場合にくらべて、
ビジー状態となる可能性が減少される。
み時間は４ＴＷとなり、第１図図示の場合にくらべて、
ビジー状態となる可能性が減少される。
なお、上記ブロック・ロードの場合、一般に８回に分け
て行なう転送に当って、当面必要とするバイト情報を最
初に転送することが行なわれる。
て行なう転送に当って、当面必要とするバイト情報を最
初に転送することが行なわれる。
このため、当該最初に転送されるバイト情報が奇数側情
報Ｏであれば、０，Ｅ，０・・・・・・の順に転送され
ることとなる。
報Ｏであれば、０，Ｅ，０・・・・・・の順に転送され
ることとなる。
しかし、この場合も、偶数側情報はレジスタ２−０に、
また奇数側情報はレジスタ２−１に夫々セットされる。
また奇数側情報はレジスタ２−１に夫々セットされる。
このようにするためには、主記憶装置側から転送される
バイト情報のバイｌ・指示アドレス情報の最下位ビット
の内容によって振り分ければよい。
バイト情報のバイｌ・指示アドレス情報の最下位ビット
の内容によって振り分ければよい。
また、図示を省略した演算処理部（Ｅ−ＵＮＩＴ）から
のバツファ・メモリへの書込みに当っては、書込みデー
タを直接書込みレジスタ３−０ ．３−１にセットすれ
ばよい。
のバツファ・メモリへの書込みに当っては、書込みデー
タを直接書込みレジスタ３−０ ．３−１にセットすれ
ばよい。
第４図は本発明の一実施例構成を示し、図中の符号３−
０ ，３−１は第２図に対応し、４は実効アドレス・レ
ジスタ、５は主記憶装置アクセス・アドレス・レジスタ
、６はバツファ・レジスタのタグ部、７はバツファ・レ
ジスタのデータ部、８−０ないし８−Ｆはタグ部におけ
る計１６個の連想単位、９−００と９−０１，９−１０
と９−１１，・・・・・・９−ＦＯと９一Ｆ１とはデー
タ部における計１６個の連想単位、１０−０ないし１〇
一Ｆは夫々比較器、１１−０ないし１１−Ｆは夫々選択
回路、１２はアドレス・ビット保持部を表わしている。
０ ，３−１は第２図に対応し、４は実効アドレス・レ
ジスタ、５は主記憶装置アクセス・アドレス・レジスタ
、６はバツファ・レジスタのタグ部、７はバツファ・レ
ジスタのデータ部、８−０ないし８−Ｆはタグ部におけ
る計１６個の連想単位、９−００と９−０１，９−１０
と９−１１，・・・・・・９−ＦＯと９一Ｆ１とはデー
タ部における計１６個の連想単位、１０−０ないし１〇
一Ｆは夫々比較器、１１−０ないし１１−Ｆは夫々選択
回路、１２はアドレス・ビット保持部を表わしている。
図示の場合、データ部７におげる１フロック分の情報を
格納する１ブロック対応部（図示斜線部）は８バイトず
つの２つの領域に区分されている。
格納する１ブロック対応部（図示斜線部）は８バイトず
つの２つの領域に区分されている。
そして当該２つの領域によって構成される１ブロック対
応部の内容についてのアドレス情報が、タグ部６におけ
る図示斜線部内に格納されている。
応部の内容についてのアドレス情報が、タグ部６におけ
る図示斜線部内に格納されている。
図示しない演算処理部からのアクセスに当って実効アド
レス情報ＥＡＲがレジスタ４にセットされたとき、図示
の場合、ビット２０ないし２５によってタグ部６とデー
タ部７とが夫々アクセスされる。
レス情報ＥＡＲがレジスタ４にセットされたとき、図示
の場合、ビット２０ないし２５によってタグ部６とデー
タ部７とが夫々アクセスされる。
このとき、周知の如く、タグ部６の各連想単位８−０な
いし８−Ｆから夫々６４個の格納されているアドレス情
報の中から１つが選択されて比較器１０−０ないし１０
−Ｆに読出される。
いし８−Ｆから夫々６４個の格納されているアドレス情
報の中から１つが選択されて比較器１０−０ないし１０
−Ｆに読出される。
そして、レジスタ４におけるビット８ないし１９と比較
される。
される。
もしも、比較器１０−１が一致出力を発したとすると、
このときデータ部７における連想単位９−１０，９−１
１から読出されたデータが現にアクセスされたものと一
致するものとして選択回路１１−１をへて演算処理部Ｅ
−ＩＪＮＩＴに渡される（勿論、図示しない構成によっ
てバイト単位に区分されて、例えば１バイト分の情報が
）。
このときデータ部７における連想単位９−１０，９−１
１から読出されたデータが現にアクセスされたものと一
致するものとして選択回路１１−１をへて演算処理部Ｅ
−ＩＪＮＩＴに渡される（勿論、図示しない構成によっ
てバイト単位に区分されて、例えば１バイト分の情報が
）。
上記アクセスに当って、比較器１０−０ないし１０−Ｆ
のいずれもが一致出力を発しない場合、所望の情報がバ
ツファ・メモリ上に存在しないものとして、バツファ・
メモリ・ノット・ファウンドとなる。
のいずれもが一致出力を発しない場合、所望の情報がバ
ツファ・メモリ上に存在しないものとして、バツファ・
メモリ・ノット・ファウンドとなる。
そして、主記憶装置アクセス・アドレス・レジスタ５の
内容によって主記憶装置側装置に対してブロック・ロー
ドを行なう。
内容によって主記憶装置側装置に対してブロック・ロー
ドを行なう。
該ブロック・ロード時に、第２図および第３図を参照し
て説明した如き処理が行なわれる。
て説明した如き処理が行なわれる。
以下、第５図に示す要部拡大図を参照して説明をつづけ
る。
る。
第５図において、符号１−０，１−１ ，２一〇，２−
１ ，１０ ，３−１は第２図または第４図に対応し、
１ ２−０ ， １ ２−１は第４図に示すアドレス・
ビット保持部１２に対応している。
１ ，１０ ，３−１は第２図または第４図に対応し、
１ ２−０ ， １ ２−１は第４図に示すアドレス・
ビット保持部１２に対応している。
また１３−０，１３−１は夫々選択回路、１４−０，１
４−１は夫々主記憶装置側装置から与えられるバイト指
示アドレス情報保持部を表わす。
４−１は夫々主記憶装置側装置から与えられるバイト指
示アドレス情報保持部を表わす。
第３図に関連して説明した如く、ブロック・ロード時に
は、当面必要とするバイト情報が最初に主記憶装置側装
置から転送されてくる。
は、当面必要とするバイト情報が最初に主記憶装置側装
置から転送されてくる。
このため当該バイト情報から上述の偶数側情報Ｅである
か奇数側情報Ｏであるか未定である。
か奇数側情報Ｏであるか未定である。
このために、第４図図示の主記憶装置アクセス・アドレ
ス・レジスタ５にビット情報として示す如く、主記憶装
置側装置に対して、バイト指示アドレス情報ビット（ビ
ット２６，２７，２Ｂ）を一緒に与えるようにする。
ス・レジスタ５にビット情報として示す如く、主記憶装
置側装置に対して、バイト指示アドレス情報ビット（ビ
ット２６，２７，２Ｂ）を一緒に与えるようにする。
これによって、主記憶装置側装置においては、当面必要
なバイト情報を特定することができ、当該バイト情報の
アドレス情報ビットの中のビット２８が、論理「０」で
あれば偶数側情報Ｅであり、論理「１」であれば奇数側
情報Ｏであると判断する。
なバイト情報を特定することができ、当該バイト情報の
アドレス情報ビットの中のビット２８が、論理「０」で
あれば偶数側情報Ｅであり、論理「１」であれば奇数側
情報Ｏであると判断する。
そして、仮に当該バイト情報が偶数側情報Ｅであれば、
図示レジスタ２−０にセットされる。
図示レジスタ２−０にセットされる。
このとき、主記憶装置側装置はバイト情報の転送に当っ
て、当該バイト情報のバイト指示アドレス情報ビット（
ビッ｝２６，２７，２８）を一緒に転送するようにされ
、ビット２８によってセットすべきレジスタ２−０にセ
ットするよう制御され、ビット２６，２７をバイト指示
アドレス情報保持部１４−０にセットするよう制御され
る。
て、当該バイト情報のバイト指示アドレス情報ビット（
ビッ｝２６，２７，２８）を一緒に転送するようにされ
、ビット２８によってセットすべきレジスタ２−０にセ
ットするよう制御され、ビット２６，２７をバイト指示
アドレス情報保持部１４−０にセットするよう制御され
る。
以下主記憶装置側装置は、バイト情報をＯ，Ｅ，０・・
・・・・の如く交互になるように転送してくる。
・・・・の如く交互になるように転送してくる。
この場合、第３図を参照して説明した如く、偶数側情報
Ｅが転送されてきた後に奇数側情報Ｏが転送されてきた
タイミングで、レジスタ２−０の内容とレジスタ２−１
の内容とは夫々書込みレジスタ３−０と３−１とにセッ
トされる。
Ｅが転送されてきた後に奇数側情報Ｏが転送されてきた
タイミングで、レジスタ２−０の内容とレジスタ２−１
の内容とは夫々書込みレジスタ３−０と３−１とにセッ
トされる。
そして一方バイト指示アドレス情報保持部１４−００内
容によって偶数バイト側情報１−０を格納するユニツ｝
９−＊０側に対して書込みアクセスが行なわれ、同じく
保持部１４−１の内容によって奇数バイト側情報１−１
を格納するユニッ｝９−＊１側に対して書込みアクセス
が行なわれる。
容によって偶数バイト側情報１−０を格納するユニツ｝
９−＊０側に対して書込みアクセスが行なわれ、同じく
保持部１４−１の内容によって奇数バイト側情報１−１
を格納するユニッ｝９−＊１側に対して書込みアクセス
が行なわれる。
なお、この書込みアクセスの時、第５図では明瞭でない
が、第４図を参照すると明らかなように実効アドレス・
レジスタ４の内容からビット２０ないし２５によってデ
ータ部Ｔにアクセス・アドレス情報があわせ与えられて
いる。
が、第４図を参照すると明らかなように実効アドレス・
レジスタ４の内容からビット２０ないし２５によってデ
ータ部Ｔにアクセス・アドレス情報があわせ与えられて
いる。
このために該ビット２０ないし２５によって１つのブロ
ック対応部（例えば第４図図示斜線部）がアクセスされ
、当該ブロック対応部に関して上記ビット２６，２７に
よる夫々のアクセスが行なわれる。
ック対応部（例えば第４図図示斜線部）がアクセスされ
、当該ブロック対応部に関して上記ビット２６，２７に
よる夫々のアクセスが行なわれる。
上記の如くバイト情報がＥ，０，Ｅ，０・・・・・・と
転送されてくるとした場合でも、第２番目に転送されて
くる奇数側情報Ｏは、図示４つのバイト情報のいずれで
あってもよい。
転送されてくるとした場合でも、第２番目に転送されて
くる奇数側情報Ｏは、図示４つのバイト情報のいずれで
あってもよい。
このいずれであるかは、主記憶装置におけるバンクの空
き具合によって決まり、ランダムである。
き具合によって決まり、ランダムである。
上記ビット２６，２７はそのいずれであるかを指示して
おり、これによって正しい位置に書込みが行なわれるよ
うにされる。
おり、これによって正しい位置に書込みが行なわれるよ
うにされる。
以上説明した如く、本発明によれば、バツファ・メモリ
がビジー状態となる頻度が減少でき、ビジー状態が増大
することなくブロック単位の大きさを増大でき、したが
ってバッファ・メモリ・ノット・ファウンドとなる頻度
を減少できる。
がビジー状態となる頻度が減少でき、ビジー状態が増大
することなくブロック単位の大きさを増大でき、したが
ってバッファ・メモリ・ノット・ファウンドとなる頻度
を減少できる。
なお第５図においてＳＥＬ回路１５を付けることにより
、バツファ・メモリに書き込まれていない転送済データ
をバイパスして演算ＵＮＩＴに送ることができる。
、バツファ・メモリに書き込まれていない転送済データ
をバイパスして演算ＵＮＩＴに送ることができる。
また、上記実施例の説明において、本願にいう値Ｌとし
て８バイト、値Ｍとして８、値Ｎとして２をとることを
示したが、本発明はそれに限られるものではない。
て８バイト、値Ｍとして８、値Ｎとして２をとることを
示したが、本発明はそれに限られるものではない。
第１図は従来の問題点を説明する説明図、第２図および
第３図は本発明の概念を説明する説明図、第４図は本発
明の一実施例構成、第５図は本発明の要部を拡大して表
わしたー実施例を示す。 図中、１−・０は偶数バイト側情報、１−１は奇数バイ
ト側情報、２−０は偶数バイト側情報レジスタ、２−１
は奇数バイト側情報レジスタ、３一〇は偶数バイト側情
報書込みレジスタ、３−１は奇数バイト側情報書込みレ
ジスタ、４は実効アドレス・レジスタ、５は主記憶装置
アクセス・アドレス・レジスタ、６はタグ部、７はデー
タ部、１０は比較器、１１は選択回路、１２はアドレス
・ビット保持部、１３は選択回路、１４はバイｌ・指１
示アドレス情報保持部を表わしている。
第３図は本発明の概念を説明する説明図、第４図は本発
明の一実施例構成、第５図は本発明の要部を拡大して表
わしたー実施例を示す。 図中、１−・０は偶数バイト側情報、１−１は奇数バイ
ト側情報、２−０は偶数バイト側情報レジスタ、２−１
は奇数バイト側情報レジスタ、３一〇は偶数バイト側情
報書込みレジスタ、３−１は奇数バイト側情報書込みレ
ジスタ、４は実効アドレス・レジスタ、５は主記憶装置
アクセス・アドレス・レジスタ、６はタグ部、７はデー
タ部、１０は比較器、１１は選択回路、１２はアドレス
・ビット保持部、１３は選択回路、１４はバイｌ・指１
示アドレス情報保持部を表わしている。
Claims (1)
- １ １ブロックの大きさをＬＸＭバイトとしたバツファ
メモリと転送バス幅がＬバイトよりなる主記憶装置とを
そなえ、上記バツファメモリのデータ部に対する書込み
レジスタをＬバイト幅でＮ個（Ｎ≧２）もうけ、ＬＸＮ
バイトの情報をまとめて上記データ部に書込むバッファ
メモリにおいて、上記主記憶装置は、ブロックロ一ド時
にＭ回に分けて転送される情報が上記データ部に対する
１回分の書込み同期内に上記Ｎ個の書込みレジスタ中の
同一のレジスタに転送されないよう、上記バッファレジ
スタ側に対する転送順序を制御するよう構成され、かつ
上記書込みレジスタは、Ｌバイト単位の転送順番情報を
保持し、Ｎ個に分けられたバツファメモリのデータ部へ
の書込み時のアドレス情報とすることによりＮ個に分け
られたバッファメモリのデータ部が任意のＬバイト単位
で書込むことができるよう構或されてなることを特徴と
するバツファ・メモリ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54093397A JPS5837633B2 (ja) | 1979-07-23 | 1979-07-23 | バッフア・メモリ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54093397A JPS5837633B2 (ja) | 1979-07-23 | 1979-07-23 | バッフア・メモリ記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619572A JPS5619572A (en) | 1981-02-24 |
| JPS5837633B2 true JPS5837633B2 (ja) | 1983-08-17 |
Family
ID=14081160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54093397A Expired JPS5837633B2 (ja) | 1979-07-23 | 1979-07-23 | バッフア・メモリ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837633B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6128228U (ja) * | 1984-07-25 | 1986-02-20 | 日本航空電子工業株式会社 | 多面体キ−スイツチ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4489381A (en) * | 1982-08-06 | 1984-12-18 | International Business Machines Corporation | Hierarchical memories having two ports at each subordinate memory level |
| JPS5956118A (ja) * | 1982-09-25 | 1984-03-31 | Shinko Electric Co Ltd | 自動計量供給装置の制御方法 |
| JPS60136874A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | ベクトル処理装置 |
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1979
- 1979-07-23 JP JP54093397A patent/JPS5837633B2/ja not_active Expired
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6128228U (ja) * | 1984-07-25 | 1986-02-20 | 日本航空電子工業株式会社 | 多面体キ−スイツチ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619572A (en) | 1981-02-24 |
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