JPS6226055B2 - - Google Patents
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- Publication number
- JPS6226055B2 JPS6226055B2 JP57161934A JP16193482A JPS6226055B2 JP S6226055 B2 JPS6226055 B2 JP S6226055B2 JP 57161934 A JP57161934 A JP 57161934A JP 16193482 A JP16193482 A JP 16193482A JP S6226055 B2 JPS6226055 B2 JP S6226055B2
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- register
- address
- bit string
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル情報処理システムにおけ
るDMA転送方式に関するものである。
るDMA転送方式に関するものである。
デイジタル計算機システム等のデイジタル情報
処理システムにおいて、CPUの負担を軽減する
と共にデータ転送の高速化を図るため、DMA転
送方式が汎用されている。従来のDMA転送方式
は、第１図示のように、DMA転送装置１、CPU
２、主メモリ３及び入出力装置４がバス５を介し
て接続されており、入出力装置４からの要求に応
じて、これと主メモリ３との間でデータのブロツ
ク転送を行なう。DMA転送装置１は、バス５の
制御やCPU２に対する割込み等を行なう制御部
１１、主メモリ３又は入出力装置４のアドレスを
ソース（転送元）アドレスとして保持するアドレ
スレジスタ１２、同様のアドレスをデイステイネ
ーシヨン（転送先）アドレスとして保持するアド
レスレジスタ１３、転送データを一時蓄積するデ
ータバツフア１４及びアドレス発生や転送語数の
カウントに用いるカウンタ１５から構成されてい
る。動作の概略は、まず入出力装置４からの
DMA転送要求を受付けたCPU２の指令により、
制御部１１がバス５の専有権を得、アドレスレジ
スタ１２，１３からバス５のアドレス線にアドレ
スを出力させ、主メモリ３や入出力装置４に対す
るリード／ライト信号を発生させてデータバツフ
ア１４への転送データの読込みやデータバツフア
１４からの書込みを行なう。
処理システムにおいて、CPUの負担を軽減する
と共にデータ転送の高速化を図るため、DMA転
送方式が汎用されている。従来のDMA転送方式
は、第１図示のように、DMA転送装置１、CPU
２、主メモリ３及び入出力装置４がバス５を介し
て接続されており、入出力装置４からの要求に応
じて、これと主メモリ３との間でデータのブロツ
ク転送を行なう。DMA転送装置１は、バス５の
制御やCPU２に対する割込み等を行なう制御部
１１、主メモリ３又は入出力装置４のアドレスを
ソース（転送元）アドレスとして保持するアドレ
スレジスタ１２、同様のアドレスをデイステイネ
ーシヨン（転送先）アドレスとして保持するアド
レスレジスタ１３、転送データを一時蓄積するデ
ータバツフア１４及びアドレス発生や転送語数の
カウントに用いるカウンタ１５から構成されてい
る。動作の概略は、まず入出力装置４からの
DMA転送要求を受付けたCPU２の指令により、
制御部１１がバス５の専有権を得、アドレスレジ
スタ１２，１３からバス５のアドレス線にアドレ
スを出力させ、主メモリ３や入出力装置４に対す
るリード／ライト信号を発生させてデータバツフ
ア１４への転送データの読込みやデータバツフア
１４からの書込みを行なう。
このような従来方式においては、アドレスレジ
スタ１２，１３のアドレスはカウンタ１５によつ
て１ステツプずつ連続的に増減される構成となつ
ており、このためデータのブロツク転送を連続的
なアドレス領域についてしか行なうことができな
いという問題がある。また転送方向は初期設定に
より固定される構成であるため、転送データの種
類等に応じてその転送方向を柔軟に切替えること
ができないという問題がある。
スタ１２，１３のアドレスはカウンタ１５によつ
て１ステツプずつ連続的に増減される構成となつ
ており、このためデータのブロツク転送を連続的
なアドレス領域についてしか行なうことができな
いという問題がある。また転送方向は初期設定に
より固定される構成であるため、転送データの種
類等に応じてその転送方向を柔軟に切替えること
ができないという問題がある。
本発明は上記従来方式の問題点に鑑みてなされ
たものであり、その目的は、不連続的なアドレス
領域間の転送や、最小限１語単位の転送方向の切
替等柔軟な転送制御を、簡易なハードウエア構成
で実現することができるDMA転送方式を提供す
ることにある。
たものであり、その目的は、不連続的なアドレス
領域間の転送や、最小限１語単位の転送方向の切
替等柔軟な転送制御を、簡易なハードウエア構成
で実現することができるDMA転送方式を提供す
ることにある。
以下本発明の詳細を実施例に基づいて説明す
る。
る。
第２図は本発明の一実施例に使用するDMA転
送装置２０の構成の一例を示すブロツク図であ
る。２１は異種転送動作を記述する複数の転送プ
ログラムを格納するマイクロプログラムROM
（μＰ・ROM）、２２はμＰ・ROM２１のプログ
ラムを実行してバス制御信号、リード／ライト信
号、当該DMA転送装置内の他の構成要素に対す
る各種の制御信号等を発生するパイプライン・レ
ジスタ（PLR）、２３，２４はパイプライン・レ
ジスタ２２の制御に基づきアドレスの増減やアド
レス信号のバス５への送出を行なうアドレスレジ
スタ（ADR）、２５は転送データを一時蓄積する
データバツフア（DB）、２６はμＰ・ROM２１
内の異種プログラムの先頭アドレスを保持するモ
ード指定レジスタ（MR）、２７は１ビツトごと
に最小限１語の転送制御を指定する転送指定ビツ
ト列を保持するビツト列レジスタ（BR）であ
る。なお、パイプライン・レジスタ２２は、上述
したバス制御等の制御信号の他に、マイクロプロ
グラムのネクスト・ステツプの参照アドレスをμ
Ｐ・ROM２１にフイードバツクし、このフイー
ドバツクされたアドレスとモードレジスタ２６、
ビツト列レジスタ２７、バス５からの信号の組合
せにより、ネクスト・ステツプの実効アドレスが
決定される。
送装置２０の構成の一例を示すブロツク図であ
る。２１は異種転送動作を記述する複数の転送プ
ログラムを格納するマイクロプログラムROM
（μＰ・ROM）、２２はμＰ・ROM２１のプログ
ラムを実行してバス制御信号、リード／ライト信
号、当該DMA転送装置内の他の構成要素に対す
る各種の制御信号等を発生するパイプライン・レ
ジスタ（PLR）、２３，２４はパイプライン・レ
ジスタ２２の制御に基づきアドレスの増減やアド
レス信号のバス５への送出を行なうアドレスレジ
スタ（ADR）、２５は転送データを一時蓄積する
データバツフア（DB）、２６はμＰ・ROM２１
内の異種プログラムの先頭アドレスを保持するモ
ード指定レジスタ（MR）、２７は１ビツトごと
に最小限１語の転送制御を指定する転送指定ビツ
ト列を保持するビツト列レジスタ（BR）であ
る。なお、パイプライン・レジスタ２２は、上述
したバス制御等の制御信号の他に、マイクロプロ
グラムのネクスト・ステツプの参照アドレスをμ
Ｐ・ROM２１にフイードバツクし、このフイー
ドバツクされたアドレスとモードレジスタ２６、
ビツト列レジスタ２７、バス５からの信号の組合
せにより、ネクスト・ステツプの実効アドレスが
決定される。
上記DMA転送装置２０は、バス５を介してモ
ード指定レジスタ２６とビツト列レジスタ２７に
それぞれ対応の信号を受信することによつて起動
される。モード指定レジスタ２６にセツトされた
信号はμＰ・ROM２１内に格納されている各種
のDMA動作を記述するプログラムの先頭アドレ
スを指定する。
ード指定レジスタ２６とビツト列レジスタ２７に
それぞれ対応の信号を受信することによつて起動
される。モード指定レジスタ２６にセツトされた
信号はμＰ・ROM２１内に格納されている各種
のDMA動作を記述するプログラムの先頭アドレ
スを指定する。
いま第３図示のように第１の記憶領域Ａと第２
の記憶領域Ｂとの間で最小限１語単位で転送方向
を切替えることができる第１の転送モードが指定
されたものとする。このとき、モード指定レジス
タ２６には第１の転送モードを記述する第１のプ
ログラムの先頭アドレスを示すモード指定情報が
セツトされ、またビツト列レジスタ２７には第３
図示のような転送指定ビツト列｛ｂo｝＝｛０、
１、１、０、１、１、………｝がセツトされる。
さらに、アドレスレジスタ２３，２４のそれぞれ
には従来例と同様に記憶領域Ａの先頭アドレスＡ
１と記憶領域Ｂの先頭アドレスＢ１がそれぞれセ
ツトされる。第１のプログラムを開始したμＰ・
ROM２１とパイプライン・レジスタ２２は、ま
ずビツト列レジスタ２７から第１ビツトを読込
み、これが“０”であることを識別すると、アド
レスレジスタ２３にセツトされているアドレスＡ
１をバス５のアドレス線上に送出させ、リード信
号をバス５の制御線上に送出し、記憶領域Ａの先
頭アドレスＡ１のデータをデータバツフア２５に
読込み、アドレスレジスタ２３の内容を１だけイ
ンクリメントする。次にアドレスレジスタ２４に
セツトされている記憶領域Ｂの先頭アドレスＢ１
をバス５のアドレス線上に送出させ、ライト信号
を送出し、記憶領域Ｂの先頭アドレスＢ１へデー
タバツフア２５のデータを書込み、アドレスレジ
スタ２４の内容を１だけインクリメントする。こ
れと並行してビツト列レジスタ２７にシフト信号
BRSが送出され、第２ビツト列が読込まれる。こ
のようにして最初の１語の転送が完了する。
の記憶領域Ｂとの間で最小限１語単位で転送方向
を切替えることができる第１の転送モードが指定
されたものとする。このとき、モード指定レジス
タ２６には第１の転送モードを記述する第１のプ
ログラムの先頭アドレスを示すモード指定情報が
セツトされ、またビツト列レジスタ２７には第３
図示のような転送指定ビツト列｛ｂo｝＝｛０、
１、１、０、１、１、………｝がセツトされる。
さらに、アドレスレジスタ２３，２４のそれぞれ
には従来例と同様に記憶領域Ａの先頭アドレスＡ
１と記憶領域Ｂの先頭アドレスＢ１がそれぞれセ
ツトされる。第１のプログラムを開始したμＰ・
ROM２１とパイプライン・レジスタ２２は、ま
ずビツト列レジスタ２７から第１ビツトを読込
み、これが“０”であることを識別すると、アド
レスレジスタ２３にセツトされているアドレスＡ
１をバス５のアドレス線上に送出させ、リード信
号をバス５の制御線上に送出し、記憶領域Ａの先
頭アドレスＡ１のデータをデータバツフア２５に
読込み、アドレスレジスタ２３の内容を１だけイ
ンクリメントする。次にアドレスレジスタ２４に
セツトされている記憶領域Ｂの先頭アドレスＢ１
をバス５のアドレス線上に送出させ、ライト信号
を送出し、記憶領域Ｂの先頭アドレスＢ１へデー
タバツフア２５のデータを書込み、アドレスレジ
スタ２４の内容を１だけインクリメントする。こ
れと並行してビツト列レジスタ２７にシフト信号
BRSが送出され、第２ビツト列が読込まれる。こ
のようにして最初の１語の転送が完了する。
次の１語の転送に際して、ビツト列レジスタ２
７から読込まれた第２ビツトが“１”であること
が識別されると、今度はアドレスレジスタ２３で
はなくアドレスレジスタ２４にセツトされている
アドレスＢ２とリード信号がバス５上に送出さ
れ、記憶領域ＢからアドレスＢ２のデータがデー
タバツフア２５に読込まれる。次にアドレスレジ
スタ２３にセツトされている記憶領域Ａのアドレ
スＡ２とライト信号がバス５上に送出され、デー
タバツフア２５のデータが記憶領域Ａのアドレス
Ａ２に書込まれる。
７から読込まれた第２ビツトが“１”であること
が識別されると、今度はアドレスレジスタ２３で
はなくアドレスレジスタ２４にセツトされている
アドレスＢ２とリード信号がバス５上に送出さ
れ、記憶領域ＢからアドレスＢ２のデータがデー
タバツフア２５に読込まれる。次にアドレスレジ
スタ２３にセツトされている記憶領域Ａのアドレ
スＡ２とライト信号がバス５上に送出され、デー
タバツフア２５のデータが記憶領域Ａのアドレス
Ａ２に書込まれる。
このように、第１のプログラムにおいては、ビ
ツト列レジスタ２７からシフトアウトされたビツ
トｂoが“０”であるか“１”であるかに応じ
て、交互に繰返えされるリード状態とライト状態
において次のような動作が行なわれる。
ツト列レジスタ２７からシフトアウトされたビツ
トｂoが“０”であるか“１”であるかに応じ
て、交互に繰返えされるリード状態とライト状態
において次のような動作が行なわれる。
ｂoが“０”のとき；リード状態でアドレスレ
ジスタ２３が選択され、ライト状態でアドレスレ
ジスタ２４が選択される。
ジスタ２３が選択され、ライト状態でアドレスレ
ジスタ２４が選択される。
ｂoが“１”のとき；リード状態でアドレスレ
ジスタ２４が選択され、ライト状態でアドレスレ
ジスタ２３が選択される。
ジスタ２４が選択され、ライト状態でアドレスレ
ジスタ２３が選択される。
なお選択されたアドレスレジスタ２３，２４の
いずれについてもインクリメントが行なわれ、第
３図示のように最小限１語ごとの転送方向の切替
えが行なわれる。
いずれについてもインクリメントが行なわれ、第
３図示のように最小限１語ごとの転送方向の切替
えが行なわれる。
第４図は第３図示の転送を説明するタイミン
グ・チヤートであり、CLKはクロツク信号、
BRSはビツト列レジスタ２７へのシフト信号、
RDはリード信号、WTはライト信号、ｂoは転送
指定ビツト、Ａ１，Ｂ１等はアドレス信号であ
る。
グ・チヤートであり、CLKはクロツク信号、
BRSはビツト列レジスタ２７へのシフト信号、
RDはリード信号、WTはライト信号、ｂoは転送
指定ビツト、Ａ１，Ｂ１等はアドレス信号であ
る。
このように第１の転送モードにおいては、転送
指定ビツトが“０”であるか“１”であるかに応
じて最小限１語単位で転送方向の切替えが行なわ
れる。
指定ビツトが“０”であるか“１”であるかに応
じて最小限１語単位で転送方向の切替えが行なわ
れる。
第５図は、第２の転送モードによつて、記憶領
域Ａ内の離散的なアドレスＡ２，Ａ３，Ａ６……
…のデータを記憶領域Ｂ内の連続したアドレスＢ
１，Ｂ２，Ｂ３……に転送する例を示す概念図で
あり、第６図はこの場合のタイミングチヤートを
示す。第６図中×印は、ライト信号WTの送出が
禁止されることを意味する。
域Ａ内の離散的なアドレスＡ２，Ａ３，Ａ６……
…のデータを記憶領域Ｂ内の連続したアドレスＢ
１，Ｂ２，Ｂ３……に転送する例を示す概念図で
あり、第６図はこの場合のタイミングチヤートを
示す。第６図中×印は、ライト信号WTの送出が
禁止されることを意味する。
この転送モードを記述する第２の転送プログラ
ムの骨子は次のとおりである。
ムの骨子は次のとおりである。
リード状態において：
ｂoの“０”、“１”に拘らずアドレスレジスタ
２３を選択しかつこれを１だけインクリメントす
る。
２３を選択しかつこれを１だけインクリメントす
る。
ライト状態において：
ｂoが“０”のとき；アドレスレジスタ２４の
選択とインクリメントを行なわず、かつライト信
号WTの送信を禁止する。
選択とインクリメントを行なわず、かつライト信
号WTの送信を禁止する。
ｂoが“１”のとき；アドレスレジスタ２４の
選択とインクリメントを行ない、かつライト信号
WTの送出を行なう。
選択とインクリメントを行ない、かつライト信号
WTの送出を行なう。
このようにして離散的な記憶領域Ａ２，Ａ３，
Ａ６……から連続的な記憶領域Ｂ１，Ｂ２，Ｂ３
……へのDMA転送が行なわれる。
Ａ６……から連続的な記憶領域Ｂ１，Ｂ２，Ｂ３
……へのDMA転送が行なわれる。
第７図は、第３の転送モードによつて、記憶領
域Ａ内の連続したアドレスＡ１，Ａ２，Ａ３……
のデータを記憶領域Ｂ内の離散的なアドレスＢ
２，Ｂ３，Ｂ６……に転送する例を示す概念図で
あり、第８図はこの場合のタイミングチヤートを
示す。第８図中×印は、RD及びWT信号の送出
が禁止されることを意味する。
域Ａ内の連続したアドレスＡ１，Ａ２，Ａ３……
のデータを記憶領域Ｂ内の離散的なアドレスＢ
２，Ｂ３，Ｂ６……に転送する例を示す概念図で
あり、第８図はこの場合のタイミングチヤートを
示す。第８図中×印は、RD及びWT信号の送出
が禁止されることを意味する。
この転送モードを記述する第３の転送プログラ
ムの骨子は以下のとおりである。
ムの骨子は以下のとおりである。
リード状態において：
ｂoが“０”のとき；アドレスレジスタの選択
もインクリメントも行なわず、かつリード信号
RDの送出も行なわない。
もインクリメントも行なわず、かつリード信号
RDの送出も行なわない。
ｂoが“１”のとき；アドレスレジスタ２３の
選択とインクリメントを行ない、かつライト信号
WTの送出を行なう。
選択とインクリメントを行ない、かつライト信号
WTの送出を行なう。
ライト状態において：
ｂoが“０”のとき；アドレスレジスタ２４の
選択とインクリメントを行ない、かつライト信号
WTの送出を禁止する。
選択とインクリメントを行ない、かつライト信号
WTの送出を禁止する。
ｂoが“１”のとき；アドレスレジスタ２４の
選択とインクリメントを行ない、かつライト信号
WTの送出を行なう。
選択とインクリメントを行ない、かつライト信号
WTの送出を行なう。
上述した第１の転送モード（第３図）、第２の
転送モード（第５図）又は第３の転送モード（第
７図）において、転送指定ビツト列｛ｂo｝をオ
ール“１”にすれば、従来のDMA転送方式と全
く同様に連続アドレス領域から同じく連続アドレ
ス領域への一方向の転送が行なわれる。この場
合、ビツト列レジスタ２７に１ビツトの“１”を
セツトして、これを循環させて読出す構成とすれ
ば、CPU等からセツトすべき転送指定ビツト列
を低減することができる。一般に、所定回数のラ
イト状態ごとにビツト列レジスタ２７のシフト制
御を行なう構成とすることにより、転送指定ビツ
ト列の情報を任意語数のデータにまで拡張して使
用することができる。
転送モード（第５図）又は第３の転送モード（第
７図）において、転送指定ビツト列｛ｂo｝をオ
ール“１”にすれば、従来のDMA転送方式と全
く同様に連続アドレス領域から同じく連続アドレ
ス領域への一方向の転送が行なわれる。この場
合、ビツト列レジスタ２７に１ビツトの“１”を
セツトして、これを循環させて読出す構成とすれ
ば、CPU等からセツトすべき転送指定ビツト列
を低減することができる。一般に、所定回数のラ
イト状態ごとにビツト列レジスタ２７のシフト制
御を行なう構成とすることにより、転送指定ビツ
ト列の情報を任意語数のデータにまで拡張して使
用することができる。
転送指定ビツト列｛ｂo｝は、第１の転送モー
ドにおいては転送方向を指定し（第３図）、第２
の転送モードにおいてはライト動作の許否を指定
し、第３の転送モードにおいてはリード及びライ
ト動作にの許否を指定した。従つてデータ１語当
たり転送方向を指定するビツト、ライト動作の許
否を指定するビツト及びリード動作の許否を指定
するビツトから成る３ビツトの転送指定ビツトを
使用すれば、μＰ・ROM２１に格納すべきプロ
グラム数を低減することができる。一方、１デー
タ語に割当てる転送指定ビツト数が多すぎると、
多数のデータを転送する際にビツト列レジスタ２
７にセツトすべきビツト数が過大になるという欠
点がある。従つて本発明の好適実施例においては
転送指定ビツトはデータ１語あたり１〜３ビツト
程度である。
ドにおいては転送方向を指定し（第３図）、第２
の転送モードにおいてはライト動作の許否を指定
し、第３の転送モードにおいてはリード及びライ
ト動作にの許否を指定した。従つてデータ１語当
たり転送方向を指定するビツト、ライト動作の許
否を指定するビツト及びリード動作の許否を指定
するビツトから成る３ビツトの転送指定ビツトを
使用すれば、μＰ・ROM２１に格納すべきプロ
グラム数を低減することができる。一方、１デー
タ語に割当てる転送指定ビツト数が多すぎると、
多数のデータを転送する際にビツト列レジスタ２
７にセツトすべきビツト数が過大になるという欠
点がある。従つて本発明の好適実施例においては
転送指定ビツトはデータ１語あたり１〜３ビツト
程度である。
以上詳細に説明したように、本発明は、DMA
転送装置にマイクロプログラム方式を採用し、各
種の転送プログラムを指定する情報及び１語のデ
ータ対応に転送制御を指定するビツト列を与える
ことによつてこのDMA転送装置を起動する構成
であるから、不連続のアドレス領域間の転送や、
最小限１語単位の転送方向の切替等柔軟な転送制
御を、簡易なハードウエア構成で実現できるとい
う利点がある。
転送装置にマイクロプログラム方式を採用し、各
種の転送プログラムを指定する情報及び１語のデ
ータ対応に転送制御を指定するビツト列を与える
ことによつてこのDMA転送装置を起動する構成
であるから、不連続のアドレス領域間の転送や、
最小限１語単位の転送方向の切替等柔軟な転送制
御を、簡易なハードウエア構成で実現できるとい
う利点がある。
第１図は従来方式を説明するブロツク図、第２
図は本発明の一実施例に使用するDMA転送装置
の構成の一例を示すブロツク図、第３図乃至第８
図は本発明の一実施例の動作を説明する概念図及
び波形図である。 １，２０……DMA転送装置、２……CPU、３
……主メモリ、４……入出力装置、５……バス、
２１……マイクロプログラムROM、２２……パ
イプライン・レジスタ、２３，２４……アドレス
レジスタ、２５……データバツフア、２６……モ
ード指定レジスタ、２７……ビツト列レジスタ。
図は本発明の一実施例に使用するDMA転送装置
の構成の一例を示すブロツク図、第３図乃至第８
図は本発明の一実施例の動作を説明する概念図及
び波形図である。 １，２０……DMA転送装置、２……CPU、３
……主メモリ、４……入出力装置、５……バス、
２１……マイクロプログラムROM、２２……パ
イプライン・レジスタ、２３，２４……アドレス
レジスタ、２５……データバツフア、２６……モ
ード指定レジスタ、２７……ビツト列レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 異種転送動作を記述する複数の転送プログラ
ムを格納するマイクロプログラムROMと、該マ
イクログラムROMに格納されている前記転送プ
ログラムの１つを指定するモード指定レジスタ
と、最小限１語の転送制御を指定する転送指定ビ
ツト列を格納する転送指定ビツト列レジスタと、
前記転送プログラムを実行するパイプライン・レ
ジスタとを有するDMA転送装置を備え、 前記モード指定レジスタに格納される情報によ
つて指定された転送プログラムに応じて前記転送
指定ビツト列レジスタの情報を転送の可否、転送
方向その他の情報と定義して前記転送プログラム
と前記転送指定ビツト列レジスタの情報に基づい
てDMA転送を行なうことを特徴とするDMA転送
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161934A JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161934A JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Ｄｍａ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952334A JPS5952334A (ja) | 1984-03-26 |
| JPS6226055B2 true JPS6226055B2 (ja) | 1987-06-06 |
Family
ID=15744809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161934A Granted JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952334A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202254A (ja) * | 1986-02-07 | 1987-09-05 | Fujitsu Ltd | 論理装置に対する連続デ−タ転送方式 |
| JPS62217766A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御回路 |
| JPS63279351A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
| JPS63276154A (ja) * | 1987-05-07 | 1988-11-14 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
| JP2747353B2 (ja) * | 1990-02-08 | 1998-05-06 | 富士通株式会社 | アドレス発生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329422B2 (ja) * | 1973-02-22 | 1978-08-21 |
-
1982
- 1982-09-17 JP JP57161934A patent/JPS5952334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952334A (ja) | 1984-03-26 |
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