JPS5837634B2 - ハンドウタイメモリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は一般的にはデイジタル・データ処理装置に関し
、更に具体的にはトランジスタから成る貯蔵セルを集積
回路型式で製造したランダム・アクセス・メモリに関す
る。

上記の各々の貯蔵セルは双安定デバイス若しくはフリツ
プーフロツプを形戒するように夫々のベース及びコレク
タを交差接続した２個のダブル・エミツタ・トランジス
タを含む。

貯蔵セルは一般的には米国特許第３４２３７３７号に開
示される型式のものがよい。

集積回路技術で製造される幾つかのダイナミックナラン
ダム・アクセス・メモリが最近、この分野で工夫され提
案されている。

これらのメモリは夫々複数の貯蔵セルを利用している。

これらのランダム・アクセス・メモリの或るものは各々
のセルが本質的には３個以上のＭＯＳＦ’ＥＴ、又はそ
の他のＦＥＴから成るダイナミックな貯蔵セルを用いて
いた。

これらのランダム・アクセス・メモリはＬＳＩ回路技法
によって製造されるように工夫されている。

ダイナミックな貯蔵セルは大きさが小さく、従って単一
の集積回路チップ上に多数のビットを貯蔵しうる。

この分野で知られているこれらのメモリはデータをメモ
リへ書込み、そしてメモリに貯えられているデータを読
出すための回路手段を備えている。

米国特許第３４２３７３７号においては、２個のトラン
ジスタを含み非常に速いアクセス時間を有するメモリ・
セルを備えている。

上記２個のトランジスタの各々はコレクタ及びベースを
直接交叉接続し、第１及び第２のダイオード手段を各々
のトランジスタのエミッタへ接続しており、それによっ
て、読出パルスが２つの第２のダイオード手段へ同時に
供給されるとき貯蔵セルの状態の非破壊的な読出しが第
１のダイオード手段の内の１つを経て選択的に遂行され
、又第１のダイオード手段の内の１つ、及び２つの第２
のダイオード手段を通して信号を同時に供給することに
よってデータがメモリ・セルに設定される。

米国特許第３４２３７３７号及び第 ３６１７７７２号に開示される貯蔵セルはフリップ・フ
ロツプを形成するようにベース及びコレクタを交叉接続
している２個のダブル・エミッタ・トランジスタを有す
る。

これらのダブル・エミッタ・トランジスタの各々の２つ
のエミッタの内の一方のエミッタは共通ワード線へ接続
されており、各々のトランジスタの他方のエミッタはビ
ットをセルから読出したりビットをセルへ書込むための
異なるビット線へ接続されている。

これらのエミツタでの電圧を調整すれば、セルに貯えら
れたビットを読出し、又セルに貯えられているビットを
変えることが可能である。

米国特許第３６１７７７２号に開示されているメモリに
おいては、読出機能及び書込機能は同一の回路によって
達或される。

この回路においては、ダブル・エミツタ・トランジスタ
の接続されていないエミッタの各々は夫々のビット線に
よって別個のトランジスタのエミッタへ接続され負荷デ
バイスへ接続されている。

これらの別個の２つのトランジスタのコレクタは差動増
幅器の対向する２つの入力端子へ接続されている一方、
別個のトランジスタのベースはベースでの電圧を変える
ダイオード論理回路へ接続されている。

ベースでの電圧を変えれば個々のトランジスタでの導電
性が変わり読出機能及び書込機能が遂行され、又セルが
アクセスされていないとき個々のトランジスタをオフに
切換えうる。

本発明によれば、複数のメモリ・セルを有するランダム
・アクセス・メモリが提供される。

？８１〜からＶ８２への信号振幅の変化（＋Ｖ８１一１
Ｖ １の絶対値は６００ミリボルトのオーダである。

）が各々のメモリ・セルへ与えられる。上記メモリが読
出モードにあるとき、上記メモリノ選ハれたセルの状態
が感知増幅器によって感知される。

感知増幅器はバイアス用基準電圧を利用する。

感知増幅器はＩＶ Ｉ＞ＩＶ ｌである各々の
メモリ・セルの第一状態とＩＶ８Ｉ〉Ｖ８ １である各
々のメモリ・セルの内の第二状態との間を区別しなげれ
ばならない。

メモリ・チップ上の夫々のメモリ・セルの電圧振幅の変
化値はチップの温度、電源、及び構成素子差に従って変
わる。

バイアス基準電圧の振幅がメモリ・セルの電圧の振れの
変化と共に直接に変わるならば、感知増幅器の信頼性及
び精度は著しく改善される。

即ち、詳細に後述するところから明らかになるように、
感知増幅器へ供給される基準電圧の値がメモリ・セルの
電圧の振れの中点に精確に追従しているとき、ランダム
・アクセス・メモリの読出動作は改善される１、 本発明によれば、基準電圧源が設けられ、複数個のデー
タ貯蔵セル（各々のセルは第１及び第２のトランジスタ
を含み、第１若しくは第２の安定な導電状態をとる）を
有するランダム・アクセス式モノリシツク・メモリ、上
記複数のデータ貯蔵セルへ接続された感知増幅器、上記
複数個のデータ貯蔵セルの内の予じめ決められた数のデ
ータ貯蔵セル（上記第１又は第２の安定な導電性態にあ
る）を上記感知増幅器へ選択的に接続する選択装置、並
びに上記基準電圧源の出力端子を上記感知増幅器へ接続
する手段と共に用いられ、それによって上記基準電圧源
の出力端子から供給される電圧が上記予じめ決められた
数のデータ貯蔵セルからの電気的表示の値を追従するよ
うに構成され、上記感知装置は上記選択装置によって選
択された上記予じめ決められた数のデータ貯蔵セルの第
１又は第２の安定な導電状態に対応する電気的表示及び
上記基準電圧源に応答して上記予じめ決められた数のデ
ータ貯蔵セルの内の、上記第１の安定な導電状態にある
データ貯蔵セルの各々かラ第１の電気的出力を発生し、
そして上記予じめ決められた数のデータ貯蔵セルの内の
、上記第２の安定な導電状態にあるデータ貯蔵セルの各
々から第２の電気的出力を発生するように構成されてお
り、上記基準電圧源はコレクタ、ベース及びエミッタを
有し、該コレクタを第１電圧源へ直接に接続している第
３トランジスタと、該第３トランジスタのベースを上記
第１電圧源へ接続する第１抵抗とコレクタ、ベース及び
エミツタを有し該ベースを該コレクタへ直接に接続し、
該エミッタを第２電圧源へ直接に接続している第４トラ
ンジスタト、該第４トランジスタのコレクタを上記第３
トランジスタのエミツタへ接続する第２抵抗と、コレク
タ、ベース、及びエミツタを有する第５トランジスタと
、該第５トランジスタのエミソタを上記第２電圧源へ接
続している第３抵抗と、上記第３１・ランジスタのエミ
ツタを上記第５トランジスタのベースへ接続している第
４抵抗と、上記第３トランジスタのエミツタ及び上記第
５トランジスタのコレクタの間に接続されたショットキ
・バリャ・ダイオードと、上記第３トランジスタのエミ
ッタ及び上記第５ト・ランジスタのコレクタの間に直列
に接続された第５抵抗及び第６抵抗と、コレクタ、ベー
ス及びエミツタを有し、該コレクタを上記第１電圧源へ
接続し、該ベースを上記第５抵抗及び第６抵抗の接続点
へ接続している第６トランジスタと、該第６トランジス
タのエミツタを上記第２電圧源へ接続している第７抵抗
と、コレクタ、ベース及びエミツタを有し、該エミツタ
を上記第６トランジスタのエミツタへ直接に接続してい
る第７トランジスタと、該第７トランジスタのコレクタ
を上記第１電圧源へ接続している第８抵抗と、コレクタ
、ベース及びエミッタを有し該コレクタを上記第１電圧
源へ接続し該ベースを上記第７トランジスタのコレクタ
へ接続している第８トランジスタと、該第８トランジス
タのエミッタを上記第２電圧源へ接続している第９抵抗
と、上記第７トランジスタのベース及び上記第８トラン
ジスタのエミツタへ直接に接続された基準電圧源の出力
端子とより構成されている。

本発明の１つの目的は改良されたランダム・アクセス式
モノリシツク・メモリを提供するにある。

本発明の他の目的はメモリ内に貯えられているデータを
高速度で精確に読出す如きランダム・アクセス式モノリ
ツク・メモリを提供するにある。

本発明の他の目的は動作上温度、電源及び構成素子の変
化に対し不感応性の高いランダム・アクセス式モノリシ
ツク・メモリ用チップを提供するにあΦ。

本発明の他の目的はワード駆動器によって駆動される複
数のセルから或る負荷を正確にシュミレートシ、感知手
段と協働してメモリ内に夫々貯えられている複数のワー
ドの内の任意のワードのデータ内容を電気的に精確に表
示する如きランダム・アクセス式モノリシツク・メモリ
に使用する回路を提供するにある。

本発明の他の目的はＬＳＩ技法によって半導体材料のモ
ノリシツク・チップ上に製造される９個の２進ビットか
ら成るワードを２５６ワードを有する読出書込可能なメ
モリ・アレイに使用するための改良されたバイアス回路
を提供するにある。

本発明の他の目的はバイアス回路、感知増幅器、及び双
安定メモリ・セルをモノリシツク半導体基体上に互いに
接近して配置しており、上記バイアス回路は該バイアス
回路内に流れる電流の関数である基準電圧を発生し、上
記バイアス回路内の電流は複数個の双安定メモリ・セル
内の電流に対する数学的関係を実質的に不変に維持し、
以って基準電圧の値が上記複数個のメモリ・セルに存在
する電圧に対する数学的関係を実質的に不変に維持する
如き上記複数個のメモリ・セルの導電状態を読出すのに
用いられる複数個の感知増幅器へ基準電圧を供給するバ
イアス回路を提供するにある。

本発明の他の目的はワード駆動器によって駆動サレる複
数のメモリ・セルの負荷を正確にシュミレートする如き
、読出書込可能なモノリシツク・メモリ・アレイに使用
するためのバイアス回路を提供するにある。

本発明の他の目的は各々のセルがｖ１から■３（但しＶ
１〉Ｖ３）への電圧の振れを有し、バイア■１＋ｖ３ ス電圧の値は であり、そしてバイアス電２ 圧の値は温度、電源及び構成素子の変化に基づく電圧の
振れの変化に追従する如き、複数の双安定貯蔵セルを有
するメモリに使用するためのバイアス電源を提供するに
ある。

本発明の他の目的は値が関連付けられる双安定メモリ・
セルの中間の値と同じ割合で温度と共に変化するバイア
ス電圧を供給する回路を提供するにある。

本発明の他の目的は諸メモリ・セルの電圧レベルとバイ
アス電圧の値との差電圧のシグマ（ ｓｉｇｍａ ）が
減少される如きバイアス電圧回路を読出書込可能なモノ
リシツク・アレイに設けることにある。

本発明の他の目的はワード線電圧とトランジスタノヘー
スにかＳる負荷に起因するメモリ・セルのアップ・レベ
ル電圧との電圧差が差動増幅器の電流を調整することに
よってバイアス回路においてシュミレートされる如き読
出書込可能なモノリシツク・アレイを提供することにあ
る。

第１図を参照すると、本発明を実施するのに用いられう
るランダム・アクセス式モノリシック・メモリを表わす
ブロック・ダイヤグラムが示されている。

第１図のグループｌを参照すると、４つの例に配列され
た２５６個の貯蔵セルがある。

第１図に示されるように、感知増幅器が各々の列に関連
付けられている。

メモリ・セル０乃至６３（グループ１０列１）は夫々線
３０１及び３０２を経て感知増幅器ＳＡＩへ接続されて
いる。

メモリ・セル６４乃至１２７（グループ１０列２）は夫
々ビット線３０３及び３０４を経て感知増幅器ＳＡ２へ
接続されている。

メモリ・セル１２８乃至１９１（グループ■の列３）は
夫々ビット線３０５及び３０６を経て感知増幅器ＳＡ３
へ接続されている。

メモリ ・セル１９２乃至２５５（グループ１０列４）
は夫々ビット線３０７及び３０８を経て感知増幅器ＳＡ
４へ接続されている。

第１図に示されるモノリシック・メモリは９グループの
メモリ・セル及び関連付けられる感知増幅器を有する。

グループ１及び９のみが比較的に詳細に示されている。

グループ２乃至９の各々はグループ１と同じである。

グループ９を参照すると、４つの列によって表わされる
２５６のメモリ・セル並びに各々の列に関連付けられる
感知増幅器がある。

メモリ・セル０乃至６３（グループ９０列１）は夫々ビ
ット線３６５及び３６６を経て感知増幅器ＳＡ３３へ接
続されている。

メモリ・セル６４乃至１２７（グループ９の列２）は夫
々ビット線３６７及び３６８を経て温知増幅器ＳＡ３４
へ接続されている。

メモリ．セル１２８乃至１９１（グループ９の列３）は
夫々ビット線３６９及び３７０を経て感知増幅器ＳＡ３
５へ接続されている。

メモリ・セル１９２乃至２５５（グループ９の列４）は
夫夫ビット線３７１及び３７２を経て感知増幅器ＳＡ３
６へ接続されている。

第１図に示されるモノリシツク・メモリは２５６ワード
（各ワードは９つの２進ビットを有する）を貯える能力
を有する。

従って、第１図のモノリシツク・メモリは２５６バイト
（バイトは９つの２進ビットから成る。

）の２進データを貯えるのに利用されてもよい。

第１図のメモリに貯えられる２５６ワードの各々の９つ
の２進ビットはデータの８つの２進ビット及びこれに関
連付けられるパリテイ・ビットから成ってもよい。

以下の説明から十分に明らかになるように、本発明は第
１図のメモリに貯えられるワード（若しくはバイト）（
各々９つの２進ビットから或る。

）が２５６に制限されないし、又バイト若しくはワード
のビット数が９ビットに制御されない。

説明の都合上、第１図のメモリは２５６の貯蔵アトレス
・ロケーション（各々の貯蔵アドレス・ロケーションは
９の２進ビットを貯える能力を有する。

）を有するものとする。更に、２５６のアドレスは０，
１ ，２ ，・・−２５３，２５４及び２５５によっ
て指定されるものとする。

グループ１乃至９の各々が０，１，２，・・・２５３，
２５４及び２５５として指定される２５６のメモリ・セ
ルを有するということを思い浮べると、グループ１の夫
々のセルは上記２５６ワードの各々の第１番目の２進ビ
ットを貯え、グループ２の夫々のセノ囚址記２５６ワー
ドの各々の第２番目の２進ビットを貯え、グループ３の
夫々のセルは上記２５６ワードの各々の第３番目の２進
ビットを貯えグループ４の夫々のセルは上記２５６ワー
ドの各々の第４番目の２進ビットを貯え、グループ５の
夫々のセルは上記２５６ワードの各々の第５番目の２進
ビットを貯え、グループ６の夫々のセルは上記２５６ワ
ードの各々の第６番目の２進ビットを貯え、グループ７
の夫々のセルは上記２５６ワードの各々の第７番目の２
進ビットを貯え、グループ８の夫々のセルは上記２５６
ワードの各々の第８番目の２進ビットを貯え、グループ
９の夫夫のセルは上記２５６ワードの各々の第９番目の
２進ビットを貯えるということが認められよう。

第１図及び上記の説明を参照すると、感知増幅器５乃至
３２がメモリ・セルのグループ２乃至８と関連付けられ
ていることが認められよう。

説明を簡潔にするため、感知増幅器５乃至３２並びにグ
ループ２乃至８のメモリ・セルは第１図には明示されて
いない。

即ち、感知増幅器１，５，９，１３，１７，２１，２５
，２９及び３３は夫夫、グループ１、２、３、４、５、
６、７、８及び９のセル０乃至６３へ接続されている。

感知増幅器２，６，１０，１４，１８，２２，２６，３
０及び３４は夫々グループｌ、２、３、４、５、６、７
、８及び９のセル６４乃至１２７へ接続されている。

以下、同様である。感知増幅器、メモリ・セル、及びグ
ループの間の上述の関係は第１表に示されている。

第１表から明らかなように、３６個の感知増幅器は利用
のため４つのユニットに分けられると考えられるのがよ
い。

感知増幅器１，５，９，１３，１７，２Ｌ２５，２９及
び３３が第■のユニットを構威し、アドレス０乃至６３
に貯えられた２進ワードに対し用いられる。

感知増幅器２，６，１０，１４，１８，２２，２６，３
０及び３４が第２ユニットを構成し、アドレス６４乃至
１２７に貯えられた２進ワードに対し用いられる。

感知増幅器３，７，１１，１５，１９，２３，２７，３
１及び３５が第３ユニットを構成し、アドレス１２８乃
至１９１に貯えられた２進ワードに対し用いられる。

感知増幅器４，８，１２，１６，２０，２４，２８，３
２及び３６が第４ユニットを構成し、アドレス１９２乃
至２５５に貯えられた２進ワードに対し用いられる。

第１図を参照すると、端子Ａ６及びＡ７上の２ビット・
アドレスに応答するビット・デコーダー（ＢＤ）はＢＳ
Ｌ１ ，ＢＳＬ２ ，ＢＳＬ３及びＢＳＬ４と夫々名称
を付された４本のビット選択線の内のた父１つの線を条
件付ける若しくは選択する。

ビット選択線ＢＳＬＩはユニット１の各々の感知増幅器
即ち感知増幅器ＳＡＩ，ＳＡ５，ＳＡ９，・・・・・・
，ＳＡ２５、及びＳＡ３３へ接続され、そして選択され
るとき上記のユニット１へ接続されている夫々の感知増
幅器を条件付ける。

ビット選択線ＢＳＬ２はユニット２の各々の感知増幅器
即ちＳＡ２ ，ＳＡ６ ，ＳＡ１ ０ ，・・・・・・
，ＳＡ２６ ，ＳＡ３０及びＳＡ３４へ接続され、そし
て選択されるとき上記のユニット２へ接続されている夫
々の感知増幅器を条件付ける。

ビット選択線ＢＳＬ３はユニット３の各々の感知増幅器
即ち感知増幅器ＳＡ３，ＳＡ７，ＳＡ１ １ ，・・・
・・・，ＳＡ２７，ＳＡ３１及びＳＡ３５へ接続され、
そして選択されるとき、上記ユニット３へ接続されてい
る夫々の感知増幅器を条件付ける。

ビット選択線ＢＳＬ４はユニット４の各々の感知増幅器
即ち感知増幅器ＳＡ４ ｔ ＳＡ８ ，ＳＡ１ ２ ，
・・・・・・，ＳＡ２８ ，ＳＡ３２及びＳＡ３６へ接
続され、そして選択されるとき上記ユニット４へ接続さ
れている夫々の感知増幅器を条件付ける。

第１図を参照すると、端子Ａ。

２ ＡＨ Ｉ Ａ２ ，Ａ３ ２Ａ４及ｂ゛Ａ５上の６
ビットのワード・アドレスに応答するワー ド解読器Ｗ
ＤはＷＳＬＩ ，ＷＳＬ２，ＷＳＬ３，・・・・・・Ｆ
ＷＳＬ６２，ＷＳＬ６３及びＷＳＬ６４で夫々に示され
る６４本のワード選択線の内のたｇ１本の線を条件付け
る即ち選択する。

６４本のワード選択線の各々の線はメモリ・セルのグル
ープ１乃至９の各々の内の４メモリ・セルから成るサブ
．グループへ接続されているということが第１図から判
る。

即ち、ＷＳＬ１は貯蔵アドレス０，６４，１２８及び１
９２を有するメモリ・セルへ接続され、ＷＳＬ２は貯蔵
アドレス１，６５，１２９及び１９３を有するメモリ・
セルへ接続され、ＷＳＬ３は貯蔵アドレス２，６６，
−ａ・１３０及び１９４を有するメモリ・セルへ接続
され、ＷＳＬ４は貯蔵アドレス３，６７，１３１及び１
９５を有するメモリ・セルへ接続され、ＷＳＬ５は貯蔵
アドレス４，６８，１３２及び１９６を有するメモリ・
セルへ接続され、以下同様にして、ＷＳＬ６０は貯蔵ア
ドレス５９，１２３，１８７及び２５１を有するメモリ
・アドレスを有するメモリ・セルへ接続され、ＷＳＬ６
１は貯蔵アドレス６０，１２４，１８８及び２５２を有
するメモリ・セルへ接続され、ＷＳＬ６２は貯蔵アドレ
ス６１，１２５，１８９及び２５３を有するメモリ・セ
ルへ接続され、ＷＳＬ６３は貯蔵アドレス６２，１２６
，１９０及び２５４を有するメモリ・セルへ接続され、
そしてＷＳＬ６４は貯蔵アドレス６３，１２７，１９１
及び２５５を有するメモリ・セルへ接続されている。

特定の貯蔵アドレスは適切なワード選択線及びビット選
択線を選択することによってアドレスされる。

例えば、貯蔵アドレス１８９はワード選択線ＷＳＬ６２
及びビット選択線ＢＳＬ３を選択することによってアド
レスされる。

ワード選択線ＷＳＬ６２は貯蔵アドレス６１，１２５，
１８９及び２５２を有するメモリ・セルへ接続されてい
る。

ビット選択線ＢＳＬ３は貯蔵アドレス１２８乃至１９１
を有するメモリ・セルへ接続されている。

貯蔵アドレス１８９はワード選択線ＷＳＬ６２及びビッ
ト選択線ＢＳＬ３を同時に選択することによって選択さ
れる。

第２表は２５６の貯蔵アドレスの各々をアドレスするた
めの、選択されねばならない特定のワード選択線（６４
の内の１つ）及び特定のビット選択線（４の内の１つ）
を示す表である。

上記の説明、第１表及び第２表、並びに第１図から、２
５６の貯蔵ロケーションの各々がアドレス可能であると
いうことは明らかである。

各々の貯蔵ロケーションは別個の９つの貯蔵セルを含む
。

特定の貯蔵ロケーションがアドレスされるとき、別個の
９つの貯蔵セル並びにこれらへ夫々接続された９個の感
知増幅器が選択される。

例えば、貯蔵アドレス１９５がワード選択線ＷＳＬ４及
びビット選択線ＢＳＬ４によってアドレスされるときグ
ループ１乃至９の夫々に含まれるメモリ・セル１９５並
びに感知増幅器ＳＡ４ ，ＳＡ８ ，ＳＡ１２，ＳＡ１
６，ＳＡ２０，ＳＡ２４，ＳＡ２８，ＳＡ３２及びＳＡ
３６が選択される。

第１図を参照し続けるが、メモリが書込モードにあると
きデータ入力装置（ＤＩＭ）が用いられ，る。

データ入力装置の回路及び動作モードは説明のために、
データの９ビットを貯えうるレジスタであると考えられ
るのがよい。

入力端子■。，■１，■２，・・・・・・，■。

，Ｉ７、及び■８を経てデータの９ビットを受取るレジ
スタは図示されていないクロツク若しくは制御信号の制
御の下に上記レジスタの内容を出力ｉ。

７１１ｊ１２Ｆ・・・・・・，ｉ６，ｉ７及び１８に電
気的信号を発生する。

第１図の線４０１乃至４０９及び第３表に示されている
ように、出力ｉ。

ｊ１１ｊｌ２ｊ・・・・・・，１６５１７、及びｉ８は
３６個の感知増幅器ＳＡ１ ，ＳＡ２ ，ＳＡ３，・・
・・・・，ＳＡ３４，ＳＡ３５及びＳＡ３６へ選択的に
接続される。

明から一層詳しく明らかになるように端子ｉ。

，ｉ１，・・・・・・，１７、及び１８で順次に表わさ
れている９ピット２進ワードが上記の２５６の貯蔵アド
レスの内の予じめ決められた任意の貯蔵アドレスに貯え
られる。

要約して言えば、第１図に示されるメモリが書込モード
にあるとき、特定の貯蔵アドレスが附勢されたワード選
択線及び附勢されたビット選択線によって選択される。

端子ｉ。，１１，・・・・・・，１７及び１８に表示さ
れる２進ワード（若しくはバイト）が選択された感知増
幅器を経て選択された貯蔵アドレスへ送られる。

第１図を参照すると、メモリが読出モードにあるときデ
ータ出力装置ＤＯＭが用いられる。

データ出力装置の回路及び動作モードはデータの９ビッ
トを貯えうるレジスタであると考えられるのがよい。

入力端子ｂ１ ｔ ｂ２ ｊ ｂ３ ，・・・・・・，
ｂ７，ｂ８及びｂ，上の９ビットを受取るレジスタは図
示していないクロック若し《は制御信号の制御の下にレ
・２スタの内容を出力］ＢｉｔＢ２，ｌ３３＞・・・・
・・，Ｂ７，Ｂ８及びＢ，上に電気的信号を発生する。

第１図の線４１１乃至４１９及び第４表に表わされてい
るように、ＤＯＭの入力ｂ１，ｂ２，ｂ３，・・・・・
・，ｂ７，ｂ８及びｂ９は３６個ノ感知増幅器ｓＡ１乃
至ＳＡ３６へ選択的に接続される。

こ呈で明らかになり、又詳細に後述するように９ビット
２進ワードの各々は予じめ決められた任意の貯蔵位置の
各々から順次に読出され、端子Ｂ１，Ｂ２，・・・・・
・，Ｂ８及びＢ９ に出力される。

要約して言えば、メモリが読出モードにあるとき、選択
されたワード線及び選ばれたビット線によって決定され
る特定の貯蔵アドレスに貯えられているデータがメモリ
から読出される。

このデータ（９つの２進ビット）は読出アドレスに関連
付けられる感知増幅器を経てデータ出力装置の入力ｂ１
，ｂ２，・・・・・・，ｂ８及びｂ，へ送られる。

データ出力装置の制御の下に、このデータは端子Ｂ１，
Ｂ２，・・・・・・Ｂ８及びＢ，に出力される。

第１図を参照すると、各々のグループ２５６個のメモリ
・セル（双安定デバイス）の各々はワード選択線、バイ
アス線並びに第１及び第２のビット線へ接続されている
ことが判る。

例えば、第１図に示される９グループの各々のメモリ・
セル０，６４，１２８及び１９２はワード選択線ＷＳＬ
１及びバイアス線Ｗ１との間に接続されている。

ＷＳ Ｌ １及びＷ１へ接続されているメモリ・セルへ
電気エネルギを供給するようにＷＳＬＩとＷ１との間に
電位差が生じさせられる。

換言すれば、第１図に示されるメモリを構成する２３０
４個のメモリ・セルの各々はワード選択線とバイアス線
との間に接続されている。

別個に設けられる６４対のワード選択線及びバイアス線
がある。

夫々のワード選択線とバイアス線との対はＷＳＬ１及び
ＷＩ ＷＳＬ２及びＷ２ ＷＳＬ３及びＷ３Ｊ・・
・・・、ＷＳＬ６２及びＷ６２、ＷＳＬ６３及びＷ６３
、並びにＷＳ Ｌ ６ ４及びＷ６４である。

ワード選択線及びバイアス線の各各の対は３６個のメモ
リ・セル（上記の９グループの各々に４つのメモリ・セ
ルがある。

）へ接続されている。

第１図に示されるメモリの上記２３０４個のメモリ・セ
ルの各々は１対のビット線を経て感知増幅器へ接続され
ている。

メモリ．セル・グループ毎に４個の感知増幅器がある。

各各のグループの各々の感知増幅器はその感知増幅器に
関連するグループ内の６４個のメモリ・セルへ接続され
ている。

今、第１図のメモリは書込モードにも又読出モードにも
ないものとする。

更に、各々９ビットを有する２５６個の２進ワードがメ
モリに貯えられているものとする。

２３０４個の２進メモリ・セルの各々は第１導電状態又
は第２導電状態にある。

各々のメモリ・セルの特定の導電状態（第１又は第２）
はそのセルが２進の″１”又は゛０”に対応している。

２３０４個のメモリ・セルの各々は関連付けられるワー
ド選択線及びバイアス線によって電圧を印加される。

読出動作にも書込動作にもない場合に２３０４個のセル
の各々に印加される電圧は実質的にて定であり等しい値
を有する。

これらの状態即ち、メモリが読出動作にも書込動作にも
ない状態の下においては、感知線３０１乃至３７２のい
ずれにも電流は流れない（又は意味のある電流は流れな
い）。

第１図のメモリの読出モード 読出モード中メモリに貯えられた２進ワードが読出され
るものとする。

今、端子Ａ。，Ａ１，・・・・・・，Ａ４及びＡ，に印
加される予じめ決められた特定の貯蔵アドレスがワード
選択線ＷＳＬ４を選択するものとする。

ワード選択線ＷＳＬ４が選択されると、グループ１乃至
９の各々のメモリ・セル３，６７，１３１及び１９５に
夫々力八る電圧値が修正即ち増大される。

ワード選択線ＷＳ Ｌ ４が選択されると、ビット・デ
コーダは上述の貯蔵アドレス即ち３，６７，１３１及び
１９５の内のどれかのアドレスに貯えられているデータ
をアドレスする。

貯蔵アドレス３を選択するために、ビット選択線ＢＳＬ
１を選択するように、予じめ決められた特定のビット・
アドレスがビット・アドレス端子Ａ６及びＡ７に印加さ
れる。

従って、ワード選択線ＷＳＬ４及びビット選択線が条件
付けられるならば、貯蔵アドレス３がアドレスされる。

第１図のメモリはビット位置Ａ。

，Ａ１，・・・・・・ｊＡ６及びＡ７を有する２進ワー
ドから成る貯蔵アドレスを用いるということに注意され
たい。

更に、読出動作中データ入力装置は附勢されないのに対
して、データ出力装置は附勢される。

データ入力装置及びデータ出力装置の附勢及び消勢は夫
々図示されていない制御回路によって達成される。

しかしながら、後述の詳細な説明から、それらの具体的
な構成は当業者には十分明らかとなろう。

第１図のメモリが読出モードにあり、貯蔵アドレス３が
アドレスされると、９グループの各々のメモリ・セル３
が附勢され（メモリ・セル３にかかる電圧値が増大され
）、感知増幅器１ ， ５ ， ９，１３，１７，２１
，２５，２９及び３３が夫々に条件付けられる。

感知増幅器１がグループ１のメモリ・セル３の電気的状
態（第１若しくは第２）を感知し、電気的に表示する。

感知増幅器５はグループ２のメモリ・セル３の電気的状
態（第１若し《は第２）を感知し、電気的に表示する。

感知増幅器９ ， １ ３，１７，２１ ，２５，２９
及び３３は夫々、グループ３乃至９のメモリ・セル３の
電気的状態（第１若しくは第２）を感知し、電気的に表
示する。

従って、読出動作中、アドレス３に貯えられている２進
フードはビット線３０１及び３０２，３０９及び３１０
、・・・・・・、３６５及び３６６、感知増幅器１，５
，９，・・・・・・，２９及び３３、線４１１乃至４１
９並びにデータ出力装置ＤＯＭを経て端子Ｂ１，Ｂ２，
・・・・・・，Ｂ８及びＢ，上に電気的に表示される。

第１図のメモリの読出モードはより詳細に後述する。

説明を簡単にするために、ビット線３０１及び３０２を
経て感知増幅器１へ接続されるグループｌのメモリ．セ
ル３のみを考える。

アドレス３が読出のためにアドレスされると、グループ
１のメモリ・セル３がその電気的状態をビット線３０１
及び３０２上に表示する。

ビット線３０１及び３０２の電気的状態は感知増幅器Ｓ
Ａ１によって感知される。

説明の都合上グループ１のセル３は第１の導電状態にあ
るものとする。

その場合には、或る値の電流がビット線３０２に流れ、
無視出来る電流がビット線３０１に流れる。

感知増幅器ＳＡ１はビット線３０１及び３０２に流れる
電流の相違を感知し、第１の電気的表示を線４１１上に
発生する。

次に、グループ１のメモリ・セル３が第２の電気的状態
にあるものとする。

その場合には、或る値の電流がビット線３０１に流れ、
無視出来る電流がピット線３０２に流れる。

感知増幅器ＳＡ１はビット線３０１及び３０２に流れる
電流の相違を感知し、第２の電気的表示を線４１１上に
発生する。

感知増幅器ＳＡ１の上記第１及び第２の電気的表示はグ
ループ１のメモリ・セル３の電気的状態（２進の″１”
若しくは″０″）を示す区別可能な電気的表示であると
いうことが了解されよう。

第１図のメモリの書込モード ９ビットの２進ワードが貯蔵アドレス１２９に書込まれ
るものとする。

ワード・デコーダＷＤの端子Ａ。

，Ａ１，・・・・・・２ Ａ４及びＡ５上に印加される
予じめ決められた特定のワード・アドレスがワード選択
線ＷＳＬ２を選択する。

ワード選択線ＷＳＬ２が選択されると、グループ１乃至
９の各各のメモリ・セル１，６５，１２９及び１９３に
かＳる電圧値が修正即ち増大される。

ワート゛選択線ＷＳＬ２が選択されると、ビット・デコ
ーダが上述の貯蔵アドレス１，６５，１２９及び１９３
の内の１つをアドレスする。

貯蔵アドレス１２９を選択するために、ビット選択線Ｂ
ＳＬ３を選択するように予じめ決められた特定のビット
・アドレスがビット・デコーダＢＤのビット・アドレス
端子Ａ６及びＡ７に印加される。

従って、ワード選択線ＷＳＬ２及びピット選択線ＢＳＬ
３が条件付けられると、貯蔵アドレス１２９がアドレス
される。

更に、書込動作中、データ入力装置が附勢されるのに対
して、データ出力装置は附勢されない。

データ入力装置の附勢及びデータ出力装置の消勢は図示
されていない制御回路によって達或される。

しかしながら、詳細に後述するところから、それらの具
体的構或は当業者には十分明らかになろう。

第１図のメモリは書込モードにあり、貯蔵アドレス１２
９がアドレスされるとき、９グループの内の各々のメモ
リ・セル１２９が条件付けられ、（該メモリ・セルにか
Ｓる電圧値が増大され）、そして感知増幅器３，７，１
１ ，１５，１９，２３，２７，３１及び３５が夫々条
件付けられる。

データ入力装置が条件付けられると、端子ｉ。

，ｌｉｔ・・・・・・，ｌ７及び１８に印加された９ビ
ットの２進ワードが選ばれた感知増幅器ＳＡ３ ，ＳＡ
７，ＳＡＩＩ，・・・・・・，ＳＡ３１及びＳＡ３３に
印加される。

端子ｉ。，１１，・・・・・・ｊｌ７及び１８に印加さ
れた９ビットの２進ワードは上述の夫々の感知増幅器及
びこれらの感知増幅器に接続されている夫々のビット線
対を経て貯蔵アドレス１２９を有するメモリ・セル１２
９に貯えられる。

第１図のメモリの読出動作はより詳細に後述する。

説明を簡単にするために、グループ１のメモリ・セル１
２９のみを考える。

アドレス１２９が書込のためにアドレスされるとき、グ
ループ１のセル１２９が感知増幅器ＳＡ３からピット線
３０５及び３０６を経て与えられる電気的状態を貯える
。

換言すれば、データ入力装置の端子ｉ。に与えられる”
Ｏ”若し《は゛１″の２進値に応答する感知増幅器ＳＡ
３はグループ１のメモリ・セル１２９の状態を、供給さ
れる２進値と一致する電気的状態に維持させるか又は供
給される２進と一致する電気状態へ変えさせる。

例えば、端子ｉ０に与えられグループ１のセル１２９に
書込まれるべきデータがグループ１のセル１２９を第１
の状態にさせるものとする。

もしセル１２９が既に上記第１の状態にあるものとする
ならば、感知増幅器ＳＡ３はグループ１のセル１２９を
その第１の状態に留めさせる。

もしグループ１のセル１２９が上記第２の状態にあると
するならば、感知増幅器ＳＡ３はグループ１のセル１２
９Ｋ第ｘの状態をとらせる。

情報をグループ１のセル１２９へ書込もうとするとき感
知増幅器ＳＡ３がビット線３０５及び３０６をバイアス
することによってグループ１のセル１２９の電気的状態
を指定する。

上言己ビット線をバイアスすることによって上記セル１
２９はこのバイアス条件と一致する電気的状態を維持す
るか、その状態をとらしめられる。

第１図を参照し続けるが、３６個の感知増幅器ＳＡ１，
ＳＡ２，・・・・・・，ＳＡ３５及びＳＡ３６の各々は
第１図においてＳＡＢと参照文字を付されたブロックに
よって表わされる感知増幅器用バイアス源へ接続されて
いる。

感知増幅器用バイアス源の出力は第１図に表わされる感
知増幅器の各々によって用いられ必要とされる基準電圧
ＶＲＥＦである。

基準電圧ＶＲＥＦはＶＲとして示される線を経て３６個
の感知増幅器の各々に印加される。

第１図に総括的に示されるメモリは半導体材料のモノリ
シツク・チップ上にＬＳＩ技法によって製造されるとき
、効率がよくて信頼性があり然かも比較的に安いランダ
ム・アクセス・メモリを提供するために多くの因子が厳
しく考慮されねばならない。

これらの因子の中には、比較的に複雑でないこと、大き
さ、信号レベル、セルのスイッチング速度、読出時間、
書込時間、電力に関する必要条件等が含まれる。

上記に列挙した因子はメモリ・チップの物理的寸法が０
．５ ０ ８Ｘ０．５ ０ ８糎のオーダであるランダ
ム・アクセス・メモリ用チップの設計に当って考慮しな
げればならないすベての因子を列挙したものではない。

例えば、複数の電気的接続がメモリ・チップへなされな
げればならない。

これらの接続は導電性材料の金属製パッドを必要とする
。

メモリ・チップへ電気的接続をなすのに種々の技法が用
いられている。

これらの接続技法はすべてチップ上の領域を利用する。

回路密度を増大させるための少なくとも意味のある１つ
の考慮すべき点は他の考慮すべき点例えば熱放散がうま
く行ったとして回路密度と共に良品率が増大するという
ことである。

改良された感知増幅器用バイアス回路を用いるならば、
モノリシツク・チップ上に、貯えられるビット毎に双安
定デバイスを設けたランダム・アクセス・メモリの動作
は相当に改善されると、、うことが見出された。

即ち、個々のメモリ・セル、従ってメモリのエネルギの
必要量が減少される。

感知増幅器の感度が高められる。

特に、本発明になる感知増幅器用バイアス回路を用いれ
ば、モノリシツク・チップ上に設けられるランダム・ア
クセス・メモリの読出モードの動作が相当に改善される
。

高回路密度のメモリにおいては、メモリ・セルに用いら
れるチップ領域は信頼しうる動作と両立しうる程度まで
出来るだけ小さくなげればならない。

メモリ及びその各々のメモリ・セルに必要とされるエネ
ルギは信頼しうる動作と両立しうる程度まで出来るだけ
小さくなげればならない。

各々のセルの信号の振れは信頼しうる動作と両立しうる
程度まで出来るだけ小さくなげればならない。

信号の振れが小さげれば、メモリ速度がはやく必要とさ
れるエネルギが小さくてよく、熱放散のための要求度が
緩和される。

しかしながら、小さな信号の振れを正確に誤りなく検出
するためには、検出装置の感度がよくなげればならない
。

半導体デバイス及び構造体例えばモノリシツク・チップ
上に設けられるランダム・アクセス・メモリにおける小
さな信号の振れは電流に関してはマイクロアンペアのオ
ーダであり、電圧に関してはミリボルトのオーダである
。

この分野でよく知られているように、高回路密度のモノ
リシツク・デバイスに用いられる上記のようなオーダの
電流及び電圧はノイズ、温度及びデバイスの製造中にお
ける品質管埋限界に非常に感応し易い。

このような状況にある現段階において、メモリ・チップ
上に設けられメモリ・チップ上のメモリ・セルの諸電気
的パラメータの変動を電気的にシュミレートし追従する
感知増幅器用バイアス回路が上記のような小さな電気的
な値を感知増幅器で正確に然かも信頼性をもって感知さ
せるということが見出された。

良好な実施例 第１、第２及び第３図を参照する。

第１図に総括的に示される読出一書込可能なメモリが本
発明を実施するのに用いられるのがよい。

以下の詳細な説明から明らかになるように、本発明の精
神及び開示内容から逸脱することなしに第１図のメモリ
へ種々の修正がなされうる。

例えば、メモリの容量は２５６ワードよりも大きくても
又小さくてもよく、ワードの大きさは９ビットよりも大
きくても又小さくてもよく、そして各々の感知増幅器に
関連付けられるメモリ・セル数は６４より多くても少な
くてもよい。

本明細書には本発明を実施するのに既に公知の良好なメ
モリの例及び最良の動作モードを示しているが、種々の
変形、修正及び他の例は当業者には明らかであろう。

第２図は簡潔な型式で第１図のメモリの貯蔵アドレス２
へ情報を書込み又そこから読出すために利用される貯蔵
セル、ビット線及び感知増幅器を示している。

貯蔵アドレス２は第１図に示されるグループ１乃至９の
各々のメモリ・セル２を含むということが思い出される
。

第２図に示される貯蔵アドレス２は第１図の９グループ
の各々のメモリ・セル２、ビット線対３０１及び３０２
、３０９及び３１０、３１７及び３１８，・・・・・・
３５７及び３５８、並びに３６５及び３６６、そしてメ
モリ・セル２を上記のビット線対を経て接続される感知
増幅器ＳＡＩ，ＳＡ５，・・・・・・ＳＡ２９及びＳＡ
３３を指定する。

ワード選択線ＷＳＬ３はメモリ・セル２の各々へ接続さ
れるようにして示されている。

ＷＤ’は第１図のワード・デューダＷＤの一部を示して
いる。

図面を簡略にし説明を要約するために、上記構成中の或
るものは第２図には明示されていない。

第２図に、第１図のメモリに用いられるメモリ．セルの
回路が詳細に示されている。

グループ１のメモリ・セル２と名称を付された点線内の
回路を参照するならば、米国特許第３４２３７３７号に
？示される型式の双安定貯蔵セルが示されている。

メモリ・セルは第１のダブル・エミツタ・トランジスタ
Ｔ２、及び第２のダブル・エミツタ・トランジスタＴ２
を含む。

トランジスタＴ２１のエミツタｅ２は感知線３０１へ接
続されている。

トランジスタＴ２のエミツタｅ２ は感知線３０２へ接
続されている。

トランジスタＴ２１及びＴ２２の各々の第２エミッタｅ
１は一緒に接続され、バイアス線ＷＳ （第１図）を
経て電流源ＶＥＥへ接続されている。

トランジスタＴ２１のベースはトランジスタＴ２のコレ
クタへ直接に接続されている。

好ましくは値の等しい抵抗Ｒ２及びＲ２がトランジスタ
Ｔ２１及びＴ２のコレクタをワード選択ＨＷＳ Ｌ ３
へ接続している。

ショットキ・バリャ・ダイオードＳＢＤ１１は抵抗Ｒ２
間に接続されており、ショットキ・バリャ・ダイオード
ＳＢＤ１２が抵抗Ｒ２間に接続されている。

データを読出すために、又はデータを書込むためにアド
レスされる貯蔵アドレス２のワード選択線ＷＳ Ｌ ３
が選択されない場合には、各グループのメモリ・セルの
各々は最小のエネルギを消費している。

メモリ・セルの各々は第１の導電状態又は第２の導電状
態の何れか一方にある。

メモリ・セルの各々は、ほｇおなしエネルギ量を消費し
ている。

第１の導電状態にあるメモリ・セルに流れる電流値は第
２の導電状態にあるメモリ・セルに流れる対応した電流
値にほｇ等しい。

メモリ・セルの対称性のために、第１の導電状態にある
メモリ・セルに流れる夫々の電流は第２の導電状態にあ
るメモリ・セルに流れる夫々の電流に関して対称的に取
り決められるということが認められよう。

上記の説明は第２図に示されるメモリ・セルの左側の部
分の電気的パラメータと第２図に示されるメモリ・セル
の右側の部分の電気的パラメータとがほｇ等しいものと
している。

説明の都合上、メモリの各々のセルはメモリの他のあら
ゆるセルと同じであり、そして諸電気的パラメータに関
して対称になっているものと考えることにする。

この条件はＬＳＩ技法によって製造されるメモリに対し
ても実質的に適用しうる。

グループ１のメモリ・セル２が第１の導電状態にあるも
のとする。

即ち、トランジスタＴ２は導電性にあり、トランジスタ
Ｔ２は非導電性にある。

非常に小さな電流が抵抗Ｒ２を経てトランジスタ？２の
ベースへ流れる。

小さな電流が抵抗Ｒ２を経てトランジスタＴ２２のコレ
クタへ流れる。

小さな電流がショットキ・バリャ・ダイオードＳＢＤ１
２を経てトランジスタＴ２のコレクタへ流れる。

これらの電流の和の電流がトランジスタＴ２のエミツタ
ｅ１から電流源ＶＥＥへ流レル。

トランジスタＴ２１のコレクタでの電圧ＶＣはトランジ
スタＴ２のコレクタでの電圧ＶＤより正にある。

ビット線３０１及び３０２に電流が流れないか、又は流
れたとしても感知し得ない程度の電流が流れる。

グループ１のメモリ・セル２が第２の導電状態にあるも
のとする。

該メモリ・セルのトランジスタＴ２は非導電性にあり、
トランジスタＴ２は導電性にある。

非常に小さな電流が抵抗Ｒ２を経てトランジスタＴ２１
のベースへ流れる。

小さな電流が抵抗Ｒ２１を経てトランジスタＴ２１のコ
レクタへ流れる。

小さな電流がショットキ・バリャ・ダイオードＳＢＤ１
１を経てトランジスタＴ２ｌのコレクタへ流れる。

これらの電流の和の電流がトランジスタＴ２１のエミツ
タｅから電流源ＶＥＥ へ流れる。

トランジスタＴ２１のコレクタでの電圧ＶＣはトランジ
スタＴ２のコレクタでの電圧ＶＤよりも低い正の値にあ
る。

線３０１及び３０２に電流が流れないか又は流れたとし
ても感知し得ない程度の電流が流れる。

上記の説明から、読出若しくは書込のために貯蔵アドレ
ス２がアドレスされていない（ワード選択線ＷＳＬ３が
選択されていない）とき、各グループのメモリ・セル２
の各々は第１の導電状態又は第２の導電状態にあるとい
うことは明らかであろう。

更に、第１の導電状態にあるメモリ・セルの各々は、そ
のトランジスタＴ２２を導電性にしており、又第２の導
電状態にあるメモリ・セルの各各はそのトランジスタＴ
２１を導電状態にしている。

又、流れたとしても、感知し得ない程度の電流がメモリ
・セル２に関連せるビット線に流れる。

第１図及び第２図から、感知増幅器がビット線対の各々
へ接続されているということが思い出される。

第１図に示される３６個の感知増幅器の各各は同じ構或
となっている。

第２図はビット線対３０１及び３０２，３０９及び３１
０，・・・・・・，３５７及び３５８、並びに３６５及
び３６６を夫々接続している９個の感知？幅器を示して
いる。

貯蔵アドレス０乃至６３のいずれかへ情報を書込み、そ
れから情報を読出すとき９個の感知増幅器ＳＡＩ ，Ｓ
Ａ５ ，・・・・・・，ＳＡ２９及びＳＡ３３並びに関
連せるビット線が用いられる。

第２図を参照するならば、感知増幅器のための適切な回
路が示されている。

ＳＡ１と参照文字を付された点線枠の中に、４個のトラ
ンジスタＴ３，，Ｔ３，Ｔ４１及びＴ４２が含まれてい
る。

トランジスタＴ４１はそのコレクタを基準電圧（犬地電
位）へ接続し、そのベースを端子Ｗｒ１ へ接続し、そ
のエミツタをビット線３０１へ接続している。

トランジスタＴ４２はそのコレクタを上記基準電圧（犬
地電位）へ接続し、そのベースを端子ＷｒＯへ接続し、
そのエミツタをビット線３０２へ接続している。

トランジスタＴ’ｓｔはそのコレクタを抵抗Ｒ３１を経
て基準電圧（犬地電位）へ接続し、そのエミツタをビッ
ト線３０１へ接続している。

トランジスタＴ３はそのコレクタを抵抗抗Ｒ３を経て上
記基準電圧（犬地電位）へ接続し、そのエミツタをビッ
ト線３０２へ接続している。

抵抗Ｒ３１及びＲ３は等しい抵抗値を有する。

端子Ｓ１及びｓｏは夫々トランジスタＴ 及びＴ３のコ
レクタ３１ へ直接に接続している。

トランジスタＴ’ｓｔ及びＴ３のベースは一緒に接続さ
れて線ＶＲを形成している。

トランジスタＴ４１及びＴ３のエミツタとビット線３０
１とは一緒に接続され、電流源へ接続されている。

トランジスタＴ３及びＴ４２のエミッタとビット線３０
２とは一緒に接続されて電流源へ接続されている。

適切な電圧をワード選択線ＷＳＬ３、トランジスタＴ３
１及びＴ３２、端子ＷｒＯ並びにＷＷｒ １に印加すれ
ば、双安定デバイス（メモリ・セル）の電気的状態が指
定即ち設定されるということは当業者に明らかである。

この技法は情報をメモリ・セルヘ書込のに用られる技法
である。

第２図の点線で囲まれた枠ＷＤ’を参照する。

トランジスタＴ１はそのコレクタを上記基準電圧（犬地
電位）へ接続し、そのベースを端子ＳＭへ接続し、その
エミツタをワード選択線ＷＳＬ３へ接続している。

トランジスタＴ１ は端子ＳＭの電圧をより小さな負に
すればより大きな電流を流すということは明らかである
。

ワード選択線ＷＳＬ３へ接続されているメモリ・セルが
書込又は読出のためアドレスされていないときには、端
子ＳＭでの電圧はより一層負の値にあり、トランジスタ
Ｔ１のエミツタ電流はより小さな値にあり、ワード選択
線ＷＳＬ３の電圧はより一層負の値にありワード選択線
ＷＳ Ｌ ３に関連付けられるメモリ・セルにかＳる電
圧はより小さな値にある。

ワード選択線ＷＳＬ３へ接続されているメモリ・セルが
書込又は読出につきアドレスされつ工あるとき、端子Ｓ
Ｍでの電圧は最小の負の値にあり、トランジスタＴ，の
エミッタ電流はより大きな値になりワード選択線ＷＳＬ
３の電圧は最小の負の電圧にあり、そしてワード選択線
ＷＳＬ３に関連付けられるメモリ・セルにかＳる電圧は
より大きな電圧になる。

上記において述べたように、第１図のブロックＷＤで示
されるワード・デコーダは当業者に知られており、又は
、容易に利用しうる多数の回路の内のいずれでもよい。

第２図のＷＤ’によって表わされる回路はエミツタ・ホ
ロワ出力を有する適切なワード・デコーダの一部を開示
している。

ワード選択線ＷＳＬ３が選択されないときには端子ＳＭ
はそこに第１の負の電圧を受ける。

ワード選択線が選択されるとき、端子ＳＭはそこに第２
の負電圧を受ける。

上記第２の負電圧は上記第１の負電圧よりも正にある。

ワード選択線ＷＳＬ３がＷＤ’（第２図）の端子ＳＭに
一層正の電圧によって選択されるとき、トランジスタＴ
Ｉのエミツタ電流は増大し、線ＷＳＬＳ上の電圧はより
小さな負の値になる。

即ち、より大きな電圧が線ＷＳＬ３へ接続されているメ
モリ・セルにかかる。

或るワード選択線へ接続される諸メモリ・セルの内のい
ずれかのメモリ・セルへ情報を書込み又はそこから情報
を読出すためには、ワード選択線が選択されぬばならな
い。

書込モード 説明の都合上、貯蔵アドレス２を有するメモリへ２進ワ
ード１１１１１１１１０を書込みたい場合を考えること
にする。

更に、メモリ・セルの第１の導電状態が２進の゛゜１”
を貯えているのを表わし、第２導電状態が２進の゛０′
”を貯えているのを表わすものとする。

説明の都合上定義を簡潔に言えば、トランジスタＴ２。

が導通しているとき、メモリ・セルは第１の導電状態に
あり、トランジスタＴ２１が導通しているとき、メモリ
・セルは第？の導電状態にある。

第１図を参照すれば貯蔵アドレス２を有するメモリ・セ
ル２べ盾報を書込みたいとき、ＷＤ’の端子ＳＭ上の電
圧はより小さな負の値にされる。

これがトランジスタＴ１のエミツタ電流を増大させ、ト
ランジスタＴ１ にか工る電圧降下を減少させ、ワード
選択線ＷＳＬ３上の電圧を上昇させる。

又、基準電圧即ち感知増幅器ＳＡ１乃至ＳＡ３６のトラ
ンジスタＴ３１及びＴ３のベースへ印加されるバイアス
電圧は一層負にされる。

グループ１乃至８のメモリ・セル２へ２進の２１ １
９１を書込みたい状況の下において、感知増幅器ＳＡＩ
，ＳＡ５，ＳＡ９，・・・・・・，ＳＡ２１，ＳＡ２５
及びＳＡ２９の端子Ｗｒ１印加される電圧はこれらの感
知増幅器の端子ＷｒＯへ印加される電圧よりも正の電圧
に上昇される。

換言すれば、夫々の感知増幅器のトランジスタＴ４はオ
ンに切換えられるのに対してトランジスタＴ４はオフに
維持される。

トランジスタＴ４，Ｔ２，及びＴ３が第１の電流スイッ
チを構成し、トランジスタＴ４，Ｔ２及びＴ３が第２の
電流スイッチを構成するものと考えられるのがよい。

書込モード中、トランジスタＴ’ｓｔ及びＴ３のベース
へ供給される比較的に高い負電圧のためにこれらのトラ
ンジスタは非導電状態にある。

トランジスタＴ４１がオンにバイアスされると、トラン
ジスタＴ２１はオフにバイアスされる。

トランジスタＴ，２がオフにバイアスされると、トラン
ジスタＴ２はオンにバイアスされる。

即ち、トランジスタＴ４１，Ｔ２及びＴ３のエミツタへ
接続されている電流源へエミツタ電流を供給する唯一の
トランジスタは第１電流スイッチのトランジスタＴ４１
である。

トランジスタＴ３２ ７ Ｔ２及びＴ４のエミツタへ接
続されている電流源へエミツタ電流を供給する唯一のト
ランジスタは、第２電流スイッチのトランジスタＴ２で
ある。

従って、トランジスタＴ２は導電性になり、上記メモリ
・セルは第１の導電状態になり、２進の１の電気的表示
を貯える。

上述の方式に於で２進の゛１”がグループ１乃至８のメ
モリ・セルの各々に貯えられる。

グループ９のメモリ・セル２へ２進の゛Ｏ″を書込む為
に、感知増幅器ＳＡ３３の端子ＷｒＯへ供給される電圧
は、該感知増幅器の端子Ｗｒ１供給される？圧よりも上
昇される。

換言すれば、感知増幅器ＳＡ３３のトランジスタＴ４が
オンに切換えられるのに対して、該感知増幅器のトラン
ジスタＴ４は非導電状態に維持される。

従って、感知増幅器ＳＡ３３及びこれに関連付けられる
第１の電流スイッチに関しては、トランジスタＴ２１が
オンにあり、トランジスタＴ４及びＴ３はオフにある。

感知増幅器ＳＡ３３及びこれに関連付けられる第２の電
流スイッチに関しては、トラスジスタＴ３２及びＴ２２
がオフになり、トランジスタＴ４。

がオンにある。

グループ９のメモリ・セル２のトランジスタＴ２、がオ
ンにある場合には、該メモリ・セルは第２の導電状態に
あり、２進の゛０゛を電気的に表わしている。

従って、２進ワード１１１１１１１１０が第１′図のメ
モリの貯蔵アドレス２を有するメモリ・セルに書込まれ
ることになる。

読出モード 説明の都合上、貯蔵アドレス２を有する各々のメモリ・
セル２は夫々次の状態にある、即ちグループ１乃至８の
メモリ・セル２は第１の導電状態にあり、グループ９の
メモリ・セル２ぱ第２の導電状態にあるものとする。

即ち、２進ワード１１１１１１１１０がメモリの貯蔵ア
ドレス２に貯えられているものとする。

従って、グループ１乃至８の貯蔵アドレス２を有するメ
モリ・セル２の各々のトランジスタＴ２は導電性にある
のに対してグループ９の貯蔵アドレス２を有するメモリ
・セルのトランジメタＴ２１は導電性にある。

貯蔵アドレス２に貯えられている情報は次の方式で読出
される（各々のメモリ・セルの電気的状態は電気的に感
知される。

ワード選択線ＷＳＬ３は上述したようにワード・デコー
ダによって選択される。

ワード選択線３（ＷＳＬ３）上の電圧がτ層正にされ、
これによって該ワード選択線へ接続されている貯蔵セル
の各々に力八る電圧は増大される。

基準電圧と呼ばれる読出モードのバイアス電圧が線ＶＲ
を経て感知増幅器ＳＡＩ乃至ＳＡ３６の各々へ供給され
る。

読出モード中に感知増幅器へ供給されるバイアス若しく
は基準電圧は書込モード中に感知増幅器へ供給されるバ
イアスよりも一層正にある。

比較的に負の電圧が各々の増幅器の端子ＷｒＯ及びＷｒ
１へ印加されている。

即ち、各々の感知増幅器のトランジスタＴ４１？びＴ４
は読出モード中、オフ状態へバイアスされている。

第２図に示されるメモリ・グループ１のメモリ・セル２
（貯蔵アドレス２を有する１つのメモリ・セル）を参照
すると、該メモリ・セルは第１の導電状態にあるという
ことが思い出される。

即ち、トランジスタＴ２は導電状態にあり、２進の゛１
′′を電気的に貯えている。

この状態において比較的に正の電圧がトランジスタＴ３
１及びＴ３のベースヘ印加されるならば、トランジスタ
Ｔ４，Ｔ２１及びＴ’ａｔから成る電流スイッチのトラ
ンンジスタＴ がオンにある。

トランジスタＴ３， Ｔ２３ｌ 及びＴ４から成る電流スイッチのトランジスタＴ２はオ
ンにある。

従って、メモリが読出モードにあり、貯蔵アドレス２を
有するメモリ・セル２の内容が読出される場合に、グル
ープ１のメモリ・セル２及びこれに関連付けられる感知
増幅器ＳＡＩに関して次の状態が存在する。

トランジスタＴ２のエミツタｅから流出する１２０マイ
クロアンペアのオーダの値を有する電流を指定する■。

ｅｌｌが用いられる場合に、６■ｃｅｌｌ のオーダ
（６Ｘ１２０マイクロアンペアのオーダ）の値を有する
電流がトランジスタＴ２２のエミツタｅ２から流れる。

感知増幅器において、トランジスタＴ３が導電性にある
。

６■ｃｅｌｌ のオーダの電流が抵抗Ｒ３１及びトラ
ンジスタＴ３を経て電流源へ流れる。

トランジスタＴ３は非導電性にあり、従って、抵抗Ｒ３
を経ては電流は流れない。

抵抗Ｒ３，に力八る電圧降下のため端子Ｓ１は大地電位
に関して負の電圧になり、他方抵抗Ｒ３を経ては電流が
流れないため端子Ｓｏは大地電位にある。

端子Ｓ１及びＳ。での電圧はメモリ・セルの導電状態を
電気的に表示し、この例においては、このメモリ・セル
に２進のｔ＋ ， ９７を貯えている。

上記の方式において、グループ２、３、４、５、６、７
及び８の各々のメモリ・セル２に貯えられている２進の
″１″が感知増幅器ＳＡ５ ，ＳＡ９，ＳＡ１３，ＳＡ
１ ７，ＳＡ２１ ，ＳＡ２５及びＳＡ２９の端子Ｓ１
及びＳ。

に電気的に表示される。

グループ９のメモリ・セル２に貯えられている２進のｆ
′０ ＄１は感知増幅器ＳＡ３３の端子Ｓ１及びＳ。

に電気的に表示される。即ち、グループ９？メモリ・セ
ル２においては、トランジスタＴ２が導電性にある。

６■ｃｅｌｌのオーダの電流はトランジスタＴ２，のエ
ミツタｅ２からビットｉ３ ６ ５を経て電流源へ流れ
る。

Ｉｃｅｌｌのオーダの電流がトランジスタＴ２のエミッ
タｅ１から電流源へ流れる。

６■ｃｅｌｌのオーダの電流が抵抗Ｒ３及びトランジス
タＴ３を経て電流源へ流れる。

抵抗Ｒ３？電圧降下が生ずるため端子Ｓ。

が犬地電位に関して負電圧になるのに対して、抵抗Ｒ３
を経て電流が流れないため、端子Ｓは大地電位にある。

第１１図のメモリが読出モードにある状態において貯蔵
アドレス２を有するメモリ・セル２に貯えられている情
報の読出は第５表に要約されている。

？５表に示されるように、メモリ・セルが第１の導電状
態（２進の”１″を貯える状態）又は第２の導電状態（
２進の゛Ｏ”を貯える状態）にあっても、メモリ．セル
から流れる電流は７■ｃｅｌｌ（ Ｉ ｏ，１１ハホｒ
１ ２ ０マイクロアンペアの値の電流）のオーダで
ある。

上記の説明、第５表及び第２図から、第１導電状態にあ
るメモリ・セルの内容を電気的に最も効率よ《読出すた
めには、感知増幅器のトランジスタＴ３１のみが導電性
にあって電流を流すようになっているということは明ら
かである。

又、第２の導電状態にあるメモリ・セルの内容を電気的
に最も効率よく読出すためには、トランジスタＴ３２の
みが導電性にあって電流を流すようになっているという
ことは明らかである。

更に、書込用トランジスタＴ４１及びＴ４は読出モード
中オフにバイアスされている状態において、トランジス
タＴ３及びＴ３２のベースへ供給される基準電圧ＶＲＥ
Ｆは動作に関して臨界的であり且つ制御され得るのがよ
いということは認められよう。

メモリ・セルのＶＣ及びＶＤの電圧の振れはチップ・の
温度に従って変わる。

従って、読出モード中のトランジスタＴ３及びＴ３２の
ベースでの基準電圧ＶＲＥＦが不変である場合には、端
子Ｓ１と端子Ｓ．との間の電圧差は最適値以外の値にな
る。

即ち、ＶＣ及びＶＤが夫々正の方向にシフトされ、ＶＲ
ＥＦ がＶＣ及びＶＤに比例してシフトされないなら
ば、端子Ｓと端子Ｓ。

どの間の電圧は反対の作用を受ける。

本発明においては、基準電圧源を設け、該電圧源の電圧
値はメモリ・セルの電圧の振れのシフトに正確に追従す
るように制御される。

第４図はこの分野において公知の基準電圧源を示してい
る。

公知の基準電正源（第４図） 第４図の公知の基準電圧源においては、トランジスタＴ
５１はそのコレクタを基準電圧（犬地電位）ヘ接続して
いる。

抵抗Ｒ，。はトランジスタＴ５のコレクタを大地電位へ
接続している。

トランジスタＴ５２のコレクタはトランジスタＴ のベ
ースへ接続されている。

トランジスタＴ５２のベースはトランジスタＴ５１のエ
ミツタへ接続されている。

抵抗Ｒ，１はトランジスタＴ５のエミツタを電源（−■
）へ接続している。

基準電圧（ＶＯＵＴ）はトランジスタＴ，１のエミツタ
から取り出される。

例示のため、第４図の回路の代表的な値は次の通りであ
る。

Ｒ５ｏ＝５ ２ ８オーム Ｒ，１＝ ２ ２ ２ ８オーム Ｒ，＝５ １ ５オーム Ｖ＝−４．２５ボルト ？ＯＵＴ＝ − １． ４ ３ ｙｙル｝第４図の回路
の動作は次の通りである。

トランジスタＴ５１のエミツタ電流はトランジスタＴ５
２のベース電流ＩＢ２ 、第２図の感知増幅器のトラン
ジスタＴ３１及びＴ３２のベースを駆動するのに用いら
れる出力電流ＩＯＵＴ、並びに抵抗Ｒ５２を流れる電流
■，の和に等しい。

抵抗Ｒ５０を経て流れる電流は■２＋■Ｂ１−■８（但
しＩＢＩ及びＩＢはその大きさにおいて■２ に比し小
さい値である。

）である。

温度及びパワー源に応答する出力電圧を近似するための
等価回路はトランジスタＴ５１及びＴ５２のベース・エ
ミッタ電圧降下の直列結合と接続される抵抗Ｒ，。

及びＲ，の抵抗分圧器から成る。温度が上昇すれば、ト
ランジスタＴ５１及びＴ５のベース・エミツタ電圧は減
少し、接続点Ｖ Ｂ ５はトランジスタＴ５１及びＴ５
２の温度係数倍された抵抗Ｒ５０及びＲ５１の抵抗比（
Ｒｓｏ／ （ Ｒ５０ 十Ｒ５１ ） ）に比例する
値だけ負の方へ移行する。

従って、上述した抵抗値を用いる場合には、上記の抵抗
比は０． １ ９ ２である。

トランジスタＴ５及びＴ５２のベース・エミツタ電圧の
各々の温度に従って減少する割合はほｒ１．８ミリボル
ト／℃（１．８扉Ｖ ／ ’Ｃ ）である。

従って、温度が上昇すれば、接続点ｖＢ，の電圧は０．
１９２Ｘ２Ｘ（−０．１８２ｍＶ／’Ｃ ） ＝ −
０． ６ ９ ｍ．Ｖ／ ℃の値だけ負の方へ移行する
。

出力電圧Ｉ ＯＵＴ は−０．６９ｍＶ／’Ｃ− （
−１． ８ｍＶ／’ｃ ） ＝ １． １ １ ｙｎ．
Ｖ／’ｃだげ正の方へ移行する。

メモリ・セルの電圧の振れの中点での電圧はほｒ３．０
ｍＶ／’Ｃで正の方へ移行するから、第４図の回路はメ
モリ・セルの電圧の振れの中点における温度に起因する
シフトに正確．に追従しないということは明らかである
。

例として、８５℃においては、バイアス電圧は１ １
３７ＦＬＶだげ中心からずれる。

同様に、第４図の回路はメモリ・セルのアップ・レベル
及びダウン・レベルよりもパワー源及び構成素子の変動
に一層感応性を有するということが、知られている。

負荷電流の変化に起因するトラン？スタＴ５１及びＴ５
２の順方向のバイアスの僅かな変動を無視したとするな
らば、第４図のＶ。

ＵＴはパワー源の変動率倍だけされた上述の抵抗比（０
．１９２）に等しい値だけシフトする。

この比は当然抵抗Ｒ５０及びＲ５の値に追従する関数と
なる。

他方、メモリ・セルのアップ・レベル及びダウン・レベ
ルはパワー源の変動に比較的に不感応である。

メモリ・セルのアップ・レベルは主としてワード選択線
駆動用トランジスタのベータ（（ニ）及びベースーエミ
ツタ電圧の関数であり、他方、選ばれたメモリ・セルの
ダウン・レベルは十分にクランプされており、メモリ・
セル内のショットキ・バリャ・ダイオード（その作用は
従来のバイアス回路ではシュミレートされていない。

）の作用に非常に依存している。

固定された温度、公称のプロセス及びパワー源において
、メモリ・セルの電圧の振れの中点に等価な電圧は従来
の回路でも発生しうる。

しかしながら、このような回路はプロセス及びパワー源
の変動に対し異なった感応性を示すため、メモリ・セル
のレベルとバイアス回路のレベルとの間の統計的な変動
がかなり大きくなることは明らかであろう。

標準の変動又はシグマとしてこの分野で知られている統
計的な変動はデバイスの製造中の期待される全体的な良
品率に関係付けられる。

第４図の基準電圧源は第１図及び第２図に示される一般
的な型式のメモリに用いられるとき、ＶＯＵＴはメモリ
・セルのアップ・レベルとダウン・レベルとの中間に入
る値を有しなげればならない。

飽和（代表的には６ ０ ０ ミリボルト、最小でもほ
ぼ５００ミリボルト）を防ぐために、メモリ・セルの信
号の振れは小さいから、ＶＯＵＴ（第４図）はメモリ・
セルを構成する回路素子並びに温度の変動に非常によく
追従しなげればならない。

ＶＯＵＴをこのように維持し得なげれば、不適性な読出
若しくは中間的な出力状態（Ｓ， も又Ｓ。

も同時にアップ・レベル若しくはダウン・レベルになる
。

）即ち、メモリ・セルに貯えられたデータを破壊すると
いうことが生ずることがある。

従来のバイアス又は第４図に示される基準電圧源は以下
に述べる幾つかの欠点を有する。

メモリ・セルのレベルとバイアス回路の出力（ＶｏＵＴ
）との間の電圧差は５２ミリボルトの非常に大きなシグ
マ（変動）を有する。

これに対する理由は（ａ）ＶＯＵＴがメモリ・セルより
も−■の変動に一層感応し易く、（ｂ）ＶＯＵＴがメモ
リ・セルのＳＢＤに追従せず、（ｃ）ｖｏＵＴはＲ，。

及びＲ５１の追従に非常に応し易く、（ｄ）■ｏＵＴは
出力負荷に非常に感応し易いということである。

ＶＯＵＴとメモリ・セルのアップ・レベル及びダウン・
レベルとは温度に関して異なった割合で変動若しくはシ
フトする。

メモリ・セルの電圧の振れの中点での電圧は約３．０ミ
リボル｝ （ｍＶ）／’ｃで減少するのに対して、第４
図の回路の■。

ＵＴは僅かに１．１ｍＶ／’Ｃで減少する。

これが８５℃においてバイアス電圧をその中心電圧から
１１３７７ＬＶ異ならしめる。

改良されたバイアス回路（第３図） 改良されたバイアス回路若しくは基準電圧源が第３図に
示されている。

第３図においてプライム記号（＋）を含む参照文字はそ
れによって示される構成素子がメモリ・セル（第２図）
若しくは第４図ノハイアス回路の素子に対応していると
いうことを示す。

第２図及び第３図を参照するならば、回路構成の実質的
に１対１の対応がこれらの図の各々に示される回路の諸
部分に存在する。

即ち、第２図のメモリ・セルの回路構成の二部は第３図
の基準電圧源の回路構成の一部に対応している。

第３図の点線枠ＷＤ” の内回路は第２図の点線枠ＷＤ
’内の回路に対応しており、第３図の点線枠゛第４図参
照”内に含まれる回路は第４図に示される従来のバイア
ス回路に対応している。

第３図を参照すると、トランジスタＴ１′はそのコレク
タを基準電圧（大地電位）へ接続している。

トランジスタＴ１′のベースとコレクタとの間に抵抗Ｒ
１／が接続されている。

電力消費を少なくするために、トランジスタＴ１ノに流
れる電流は第２図のトランジスタＴ１ に流れる電流の
３分の１に減少された。

それゆえに、抵抗Ｒ，／の抵抗値は３×（Ｒｌ の抵抗
値）に同じであり、トランジスタＴ１ｌのβはトランジ
スタＴ１ のβと同じであり、ＶＢＥ はトランジスタ
Ｔ１ に流れる電流の３分の１の値で示されるＶＢＥ
に相当している。

トランジスタＴ１のエミツタ電流は第５表によって定め
られる。

９個の選ばれたメモリ・セルの分としてトランジスタＴ
１に流れる電流成分は。

Ｘ ７ Ｉ ｃｅｌｌ （但し、ｎ−９）であり、共通
ワード選択線に接続されているが、アドレスされていな
？（ビット線電流−０）付加的な２７個のメモリ・セル
の分としてトランジスタＴ１に流れる電流成分は２７×
■ｏｅｌｌである。

それ故、１／ＢＩＴ＝１７３×（９×７：■ｃｅｌ１＋
２７■ｃｅｌｌ−３０■ｃｅ１ｌに等しくなるように、
トランジスタＴ１ノのエミッタ電流を適正に選べばトラ
ンジスタＴ，ｌのベースでの電圧ＶＡＡ は第２図のト
ランジスタＴ１のベースでの電圧■いにほ〈等しい値に
なる。

これに加えて、第３図の電圧ＶＢＢ は第２図のトラン
ジスタＴ１のエミツタでの電圧ｖＢにほｇ等しい値にな
る。

電圧ＶＢはメモリが読出モードにあるときの選択された
ワード線（例示の例においてはＷＳＬ３）である。

■，の電流がＲ５４及びダイオードＤ１を経て電源一Ｖ
へ流れる。

第３図に示されるダイオードＤ１はベース及びコレクタ
を一緒に接続したトランジスタから成るのがよい。

電流Ｉ１ はアドレスされたワート゛選択線（第２図の
ＶＢ）上のｌつを除いたすべての選ばれたメモリ・セル
に流れる電流を近似的に表わしている。

上述した換算係数を用いれば、Ｉ１はほ” ３０Ｉｃｅ
ｌｌ−７Ｉｃｅｌｌ一２ ３Ｉｃｅｌｌである。

線ＶＢＢ での選択されたワード選択線の電圧シュミレ
ーションが完全になるように第３図の電流■２はほ”■
ｃｅｌｌになるように設計される。

メモリ・セルの上述の動作及び第５表から、第、１の導
電状態にある各々のメモリ・セルのトランジスタＴ２は
７■ｃｅｌｌのエミツタ電流を流し、第２の導電状態に
ある各々のメモリ・セルのトランジスタＴ２１は７■ｃ
ｅｌｌのエミツタ電流を流す。

従って、点線枠ＳＭＣ（シュミレート用メモリ・セル）
内の回路のトランジスタＴ２′のエミツタ電流は読出モ
ード中アドレスされている諸メモリ・セルのいずれかの
メモリ・セルに流れる電流にほ父等しい。

第３図の点線枠ＳＭＣ内の回路を参照するならば、次の
ような謝電流が流れる。

７■ｃｅｌｌにほ父等しβ＋１ い電流■３が抵抗Ｒ２。

′を経てトランジスタＴ２２′のベースへ流れる。

抵抗Ｒ２１′はトランジスタＴ２２にエミツタ電流を発
生させるのに特別に必要とされるのではなく、予期しな
い或るプロセス上の変動に基づき飽和状態が存在する場
合の予防手段としてのみメモリ・セルに含まれるもので
ある。

従って、トランジスタＴ，２′のベースでの電圧Ｖ。

Ｃは第２？のメモリ・セルが第１の導電状態にあるとき
、該メモリ・セルの導電性にあるトランジスタＴ２のベ
ースでの電圧Ｖ。

に等しい値となっている。６■ｃｅｌｌに等しく第２図
のオンになっているメモリ・セルのショットキ・バリャ
・ダイオード（ＳＢＤ１ １若しくはＳＢＤ１２）に流
れる電流に等しい電流工。

がショットキ・バリャ・ダイオードＳＢＤＩ Ｚを経て
トランジスタＴ２′のコレクタへ流れる。

従って、トランジスタＴ２２′のコレクタでの電圧ＶＤ
Ｄは第２図のメモリ・セルが第１導電状態にあるとき、
該メモリ・セルのトランジスタＴ２のコレクタでの電圧
ｖＤに等しい値となっている。

電流Ｉ，が第３図の線ＶＢＢから線ＶＲＥＦ”へ流れる
。

この電流の一部がトランジスタＴ２。

′のコレクタへ流れ、そして必要なショットキ・バリャ
・ダイオードＳＢＤ１２’に電流Ｉ４を流すように、従
ってメモリ・セルに等価なダウン・レベルを接続点ＶＤ
Ｄ に発生するように■６ を調整する。

■５の残りの電流はトランジスタＴ５３０ベース電流と
なる。

従って、Ｉ５の値はメモリ・セルのアップ・レベルとダ
ウン・レベルとの間の中点の電圧に相当する電圧Ｖａｇ
ｐ’ を発生するような値に選ばれ、又ワード選択線の
電圧とメモリ・セルの実際のアップ・レベルとの差をシ
ュミレートすることを含む。

トランジスタＴ５３のエミツタ電流はほ”ｃｅｌｌであ
り、必要な電圧ＶＲＥＦＪ を発生する。

従って、２５６Ｘ９の読出一書込アレイのための第３図
に示される改良されたバイアス回路は選ばれたワード駆
動器に接続される夫々のメモリ・セルの負荷を正確にシ
ュミレートする。

第２図及び第５表を参照するならば、読出モードにおい
て１つのメモリ・セルの出力はアップ・レベルにあり、
或るメモリ・セルはダウン・レベルにあり、選ばれた１
つのメモリ・セルの電流は７■ｃｅｌｌである。

第３図の回路はメモリ・セルのアップ・レベルとダウン
・レベルを正確に発生し、そして中間の電圧ＶＲＥＦ’
が発生される。

抵抗Ｒ２′の中点からの出力Ｖ Ｒ Ｅ Ｆ’ は負荷
を駆動するのには不適当な高出力インピーダンスを有す
る。

ＶＲＥＦｌはトランジスタＴ５３ ，Ｔ５２’及びＴ，
１′から或る差動増幅器によってチップ全体（７２０ベ
ース）（例示の実施例においては３６個の感知増幅器の
各々に２つのトランジスタを含む）を駆動するための低
インピーダンスのＶＲＥＦ出力へ変換される。

構成素子の値はトランジスタＴ 及びＴ，２′のエミツ
タ電５３ 流が同一になる、従ってＶＲＥＦ＝ｖＲ０〆となるよう
に選ばれる。

☆☆ 第３図のバイアス
回路の電流はメモリ・セル及びワート駆動器に流れる電
流に等しく、それによって次の関係が存在する（第３図
及び第２図を比較せよ。

）ということは明らかである。＊、ベースの負荷条件に
基づくワード線ｖＢとメモリ・セル・アップ・レベルＶ
Ｃとの間の電圧差は第３図のバイアス回路の差動増幅器
の電流を調節することによってバイアス回路でシュミレ
ートされる。

統計的な分析によって通常の構成素子において追従しう
る公差内において上記の関係が確かめられた。

バイアス電圧ＶＲＥ Ｆ はメモリ・セルの中間電※
※圧と同じ、温度に対する割合、即ち３．０ｍＶ／’Ｃ
で変動するということが認められた。

又、諸メモリ・セルのレベルとＶＲＥＦとの間の電圧差
の標準差、即ちシグマは従来の回路の５２ｍＶから２，
Ｏｍｖへ減少され、改善されていることが認められる。

第２図及び第３図の回路のための代表的で且つ適切な抵
抗値及び電圧は次の通りであるのがよい。

上記の回路に関する値は例示であって、本発明がこれら
に制限されるものとは解釈されるべきではない。

従って、第３図の回路はメモリ・セルの電圧の振れの中
点電圧に等しい値を有する出力電圧ＶＲＥＦを発生する
。

メモリ・セル及び第３図のバイアス回路を含むチップの
温度が上昇すれば、メモリ・セル及びバイアス回路の電
流の値が関係付けられる方式又は直接的な方式で変わり
、それによって基準電圧ＶＲＥＦの値がメモリ・セルの
電圧の振れの中点の電圧に追従する。

もつと広義に言えば、メモリ内の電圧が温度と共に変化
するときバイアス回路内の電圧がそれに関係付けられた
方式で温度と共に変化する如く、第３図のバイアス回路
に流れる電流はメモリ・セルに流れる電流をシュミレー
トする。

温度に基づ？メモリ・セルの電圧及びバイアス回路の出
力電圧の変化はメモリの電圧の振れの中点の電圧と同期
してシフトする。

【図面の簡単な説明】

第１図に示されるように一緒に組合わされた第１Ａ図及
び第１Ｂ図は本発明を実施するモノリシツク・メモリを
示す図、第２図は第１図のメモリの特定のメモリ・セル
及び感知増幅器を詳しく示す図、第３図は本発明の感知
増幅器用バイアス回路を示す図、第４図は従来の感知増
幅器用バイアス回路を示す図である。 Ｗ Ｄ／／，・・・・・ワード・デコーダ、ＳＭｃ・・
・・・・シュミレート用メモリ・セル、Ｔ５３ ｔ
Ｔｌ’及びＴ５′・・・・・・差動増幅器、Ｄ１・・・
・・・ダイオード、Ｒ５４・・・・・・抵抗。

Claims (1)

【特許請求の範囲】
1. １ ベース及びコレクタが交差結合された１対のバイポ
   ーラ・トランジスタと各前記バイポーラ・トランジスタ
   のコレクタに直列に接続された抵抗回路を有するコレク
   タ負荷回路とを有し記憶データに応じていずれか一方の
   バイポーラ・トランジスタが導通するメモリ・セルと、
   前記バイポーラ・トランジスタのエミツタに接続された
   ビット線と、前記ビット線に接続された感知増幅器と、
   前記感知増幅器の感知レベルを設定するための基準電圧
   を発生する基準電圧源とを有する半導体メモリ装置にお
   いて、前記基準電圧源は、前記メモリ・セルのバイポー
   ラ・トランジスタ及び前記コレクタ負荷回路の直列回路
   と対応する、バイポーラ・トランジスタ及びコレクタ負
   荷回路の直列回路を有し、該バイポーラ・トランジスタ
   のベース及びコレクタの電圧が夫々前記メモリ・セルの
   導通側バイポーラ・トランジスタのベース及びコレクタ
   の電圧に等しく、該コレクタ負荷回路の抵抗回路に、前
   記メモリ・セルの導通側バイポーラ・トランジスタのベ
   ース電圧とコレクタ電圧の中間値に等しい電圧を発生す
   るように構威されたメモリ・セル・シミュレート回路を
   有することを特徴とする半導体メモリ装置。