JPH0833432B2 - トランジスタセルの試験回路 - Google Patents
トランジスタセルの試験回路Info
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- JPH0833432B2 JPH0833432B2 JP60227940A JP22794085A JPH0833432B2 JP H0833432 B2 JPH0833432 B2 JP H0833432B2 JP 60227940 A JP60227940 A JP 60227940A JP 22794085 A JP22794085 A JP 22794085A JP H0833432 B2 JPH0833432 B2 JP H0833432B2
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
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- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/81—Threshold
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は集積半導体回路の試験回路に関するものであ
り、特にフィールド障害の試験回路に関する。
り、特にフィールド障害の試験回路に関する。
B.従来技術 低レベルの漏洩の原因となるたとえばパイプ現象、イ
オン汚染、フォトリソグラフィ等に起因する半導体回路
における各種の欠陥が半導体回路をフィールドで使用し
たときの回路障害の主な原因となる。従来かかる欠陥は
製造後の通常の回路試験中には容易に発見できなかっ
た。
オン汚染、フォトリソグラフィ等に起因する半導体回路
における各種の欠陥が半導体回路をフィールドで使用し
たときの回路障害の主な原因となる。従来かかる欠陥は
製造後の通常の回路試験中には容易に発見できなかっ
た。
半導体回路および半導体構造中の欠陥を見出す方法に
は一定の強さの光を照射しまたは熱を利用して回路中の
漏洩を誘発することが知られており、たとえば米国特許
第4015203号明細書および米国特許第3795859号明細書に
その方法が開示されている。また米国特許第3795859号
明細書には通常のまたは正規レベルの作動電圧を使用し
て回路またはデバイスの性質を試験または測定する試験
法が開示されている。
は一定の強さの光を照射しまたは熱を利用して回路中の
漏洩を誘発することが知られており、たとえば米国特許
第4015203号明細書および米国特許第3795859号明細書に
その方法が開示されている。また米国特許第3795859号
明細書には通常のまたは正規レベルの作動電圧を使用し
て回路またはデバイスの性質を試験または測定する試験
法が開示されている。
C.発明が解決しようとする問題点 本発明の目的はアレイまたはマトリックス中の各回路
またはセルをフィールドでの障害の原因となる限界欠陥
に対して非常に短時間のうちに検査することにある。
またはセルをフィールドでの障害の原因となる限界欠陥
に対して非常に短時間のうちに検査することにある。
D.問題点を解決するための手段 本発明の試験回路によれば、通常のまたは正規の作動
電圧を使用してアレイまたはマトリックス中の回路また
はセルにデータが記憶される。回路またはセルの内部ノ
ードにおける電圧は短時間正規作動範囲を超える大きさ
に変えられ、次に記憶されたデータが正常の電圧、電流
で読み取られ、回路またはセルに書込まれたデータと比
較される。本発明の実施例えば、静的バイポーラ記憶セ
ルに正規スタンバイ電圧およびスタンバイ電流を与え二
進数の情報をセルの第１および第２の相補的記憶ノード
に記憶させ、その後セルの電流を記憶ノードにおける電
圧の大きさを変えるため正規の動作範囲よりも低い値に
下げる。これにより相補的記憶ノード間のオフセット電
圧が著しく減少され、セルの感度が増大すると同時によ
り正のノードにストレスを生じる。同時に、セルのビッ
ト・ラインの電圧もビット・ラインの正規の電圧作動範
囲外に低下して、より正の記憶ノードにさらにストレス
が生じる。次にセル内のデータを通常の方法で読み取
り、記憶ノードにおけるストレスによってセルの状態に
変化が生じたかどうかを判定する。
電圧を使用してアレイまたはマトリックス中の回路また
はセルにデータが記憶される。回路またはセルの内部ノ
ードにおける電圧は短時間正規作動範囲を超える大きさ
に変えられ、次に記憶されたデータが正常の電圧、電流
で読み取られ、回路またはセルに書込まれたデータと比
較される。本発明の実施例えば、静的バイポーラ記憶セ
ルに正規スタンバイ電圧およびスタンバイ電流を与え二
進数の情報をセルの第１および第２の相補的記憶ノード
に記憶させ、その後セルの電流を記憶ノードにおける電
圧の大きさを変えるため正規の動作範囲よりも低い値に
下げる。これにより相補的記憶ノード間のオフセット電
圧が著しく減少され、セルの感度が増大すると同時によ
り正のノードにストレスを生じる。同時に、セルのビッ
ト・ラインの電圧もビット・ラインの正規の電圧作動範
囲外に低下して、より正の記憶ノードにさらにストレス
が生じる。次にセル内のデータを通常の方法で読み取
り、記憶ノードにおけるストレスによってセルの状態に
変化が生じたかどうかを判定する。
E.実施例 第１図は本発明によるバイポーラ記憶セル10が形成さ
れている半導体基板内に存在する記憶ノードN1およびN2
に結合されたPN接合における低レベルの障害に対してバ
イポーラ記憶セル10を試験する装置の実施例である。セ
ル10はコレクタc1、ベースb1、第１および第２のエミッ
タe1、e2を有する第１のトランジスタ12と、コレクタc
2、ベースb2、第１および第２のエミッタe3、e4を有す
る第２のトランジスタ14を含み、トランジスタ12のコレ
クタc1はトランジスタ14のベースb2に、トランジスタ14
のコレクタc2はトランジスタ12のベースb1にそれぞれ接
続されている。第１の負荷16はワード・トップ・ライン
からノードN1へ、第２の負荷20はワード・トップ・ライ
ンからノードN2へそれぞれ接続されている。負荷16およ
び20は周知のピンチ抵抗とするのが便利である。ワード
・トップ・ライン18はアース等の基準電位点にトランジ
スタ24を通じて接続されている。このトランジスタ24は
ベースに約−１ボルトの基準電圧VREFを印加する基準電
源26により制御される。ワード・ボトム・ライン28はト
ランジスタ12の第２のエミッタe2と、トランジスタ14の
第１のエミッタe3に接続されている。１対のビット・ラ
インB0およびB1はトランジスタ12の第１のエミッタe1
と、トランジスタ14の第２のエミッタe4にそれぞれ接続
されている。通常のセンス増幅器およびビット・ドライ
バ回路22がビット・ラインB0およびB1に接続され、セル
10への読み書きを行う。
れている半導体基板内に存在する記憶ノードN1およびN2
に結合されたPN接合における低レベルの障害に対してバ
イポーラ記憶セル10を試験する装置の実施例である。セ
ル10はコレクタc1、ベースb1、第１および第２のエミッ
タe1、e2を有する第１のトランジスタ12と、コレクタc
2、ベースb2、第１および第２のエミッタe3、e4を有す
る第２のトランジスタ14を含み、トランジスタ12のコレ
クタc1はトランジスタ14のベースb2に、トランジスタ14
のコレクタc2はトランジスタ12のベースb1にそれぞれ接
続されている。第１の負荷16はワード・トップ・ライン
からノードN1へ、第２の負荷20はワード・トップ・ライ
ンからノードN2へそれぞれ接続されている。負荷16およ
び20は周知のピンチ抵抗とするのが便利である。ワード
・トップ・ライン18はアース等の基準電位点にトランジ
スタ24を通じて接続されている。このトランジスタ24は
ベースに約−１ボルトの基準電圧VREFを印加する基準電
源26により制御される。ワード・ボトム・ライン28はト
ランジスタ12の第２のエミッタe2と、トランジスタ14の
第１のエミッタe3に接続されている。１対のビット・ラ
インB0およびB1はトランジスタ12の第１のエミッタe1
と、トランジスタ14の第２のエミッタe4にそれぞれ接続
されている。通常のセンス増幅器およびビット・ドライ
バ回路22がビット・ラインB0およびB1に接続され、セル
10への読み書きを行う。
本発明の装置はセル10を含む各記憶セルに流れるスタ
ンバイ電流を制御するスタンバイ電流基準回路30を含
む。スタンバイ回路30はトランジスタ34、36および抵抗
R1、R2、R3を有する電流基準回路52を含み、これらの抵
抗値はトランジスタ34のベースに約−3.15ボルトの基準
電圧を印加するよう選択される。電流基準回路32は簡単
なフィードバック回路で、温度に対する感度は抵抗R1と
抵抗R2の抵抗値の比を２にすることにより低下させてあ
る。このトランジスタ34のベースにおける基準電圧は抵
抗R5による電圧降下により制御され、−4.25ボルトの電
圧電源VAに接続した安定化コンデンサC1を有するトラン
ジスタ38のベースに印加される。トランジスタ38のエミ
ッタは抵抗R4に接続され、これは上記のセル10の負荷抵
抗16および20について述べた形の複数の並列のピンチ抵
抗であるのが好ましい。抵抗R5による電圧降下はトラン
ジスタ34および38のベース・エミッタ電圧降下が等しい
と仮定して、抵抗R4に印加される。抵抗R4を通る電流は
トランジスタ38のコレクタおよびダイオードD1を流れ、
抵抗R12により電圧降下を生じる。フィードバック・ト
ランジスタ40とダイオードD1による電圧降下はエミッタ
・ホロア42とスタンバイ電流源トランジスタ44のベース
・エミッタ電圧降下にほぼ相当するので、抵抗R6による
電圧降下は抵抗R12による電圧降下に等しくなる。トラ
ンジスタ44のコレクタ電流は抵抗R6を通る電流にほぼ等
しく、セルにスタンバイ電流を与え、その結果、抵抗R3
または抵抗R4の両端の電圧には実質的に等しいオフセッ
ト電圧を生ずる。したがって、スタンバイ電流基準回路
30はセル10に対して、比較的一定でピンチ抵抗の絶対公
差に無関係な、たとえば約400ミルボルトのスランバイ
オフセット電圧を与える。抵抗R7およびコンデンサC2は
回路を安定化するために設けられる。この種の回路はア
ルファ粒子の存在による外乱を最小限にするため望まし
いものである。
ンバイ電流を制御するスタンバイ電流基準回路30を含
む。スタンバイ回路30はトランジスタ34、36および抵抗
R1、R2、R3を有する電流基準回路52を含み、これらの抵
抗値はトランジスタ34のベースに約−3.15ボルトの基準
電圧を印加するよう選択される。電流基準回路32は簡単
なフィードバック回路で、温度に対する感度は抵抗R1と
抵抗R2の抵抗値の比を２にすることにより低下させてあ
る。このトランジスタ34のベースにおける基準電圧は抵
抗R5による電圧降下により制御され、−4.25ボルトの電
圧電源VAに接続した安定化コンデンサC1を有するトラン
ジスタ38のベースに印加される。トランジスタ38のエミ
ッタは抵抗R4に接続され、これは上記のセル10の負荷抵
抗16および20について述べた形の複数の並列のピンチ抵
抗であるのが好ましい。抵抗R5による電圧降下はトラン
ジスタ34および38のベース・エミッタ電圧降下が等しい
と仮定して、抵抗R4に印加される。抵抗R4を通る電流は
トランジスタ38のコレクタおよびダイオードD1を流れ、
抵抗R12により電圧降下を生じる。フィードバック・ト
ランジスタ40とダイオードD1による電圧降下はエミッタ
・ホロア42とスタンバイ電流源トランジスタ44のベース
・エミッタ電圧降下にほぼ相当するので、抵抗R6による
電圧降下は抵抗R12による電圧降下に等しくなる。トラ
ンジスタ44のコレクタ電流は抵抗R6を通る電流にほぼ等
しく、セルにスタンバイ電流を与え、その結果、抵抗R3
または抵抗R4の両端の電圧には実質的に等しいオフセッ
ト電圧を生ずる。したがって、スタンバイ電流基準回路
30はセル10に対して、比較的一定でピンチ抵抗の絶対公
差に無関係な、たとえば約400ミルボルトのスランバイ
オフセット電圧を与える。抵抗R7およびコンデンサC2は
回路を安定化するために設けられる。この種の回路はア
ルファ粒子の存在による外乱を最小限にするため望まし
いものである。
ビット・ライン・バイアス回路46は抵抗R8およびR9を
通して、それぞれビット・ラインB0およびB1に結合さ
れ、ビット・ラインB0およびB1を約−1.4ボルトの所定
の電圧レベルにプリチャージする。このビット・ライン
・バイアス回路46はトランジスタ48を含み、そのコレク
タはアース等の基準電位点にダイオードD2を通じて接続
され、エミッタは抵抗R8とR9の間の共通点に接続されて
いる。１対の直列に配置したダイオードD3およびD4は電
圧供給源VRと、トランジスタ48のベースとの間に接続さ
れ、抵抗R10を通じてダイオードD2に接続されている。
通して、それぞれビット・ラインB0およびB1に結合さ
れ、ビット・ラインB0およびB1を約−1.4ボルトの所定
の電圧レベルにプリチャージする。このビット・ライン
・バイアス回路46はトランジスタ48を含み、そのコレク
タはアース等の基準電位点にダイオードD2を通じて接続
され、エミッタは抵抗R8とR9の間の共通点に接続されて
いる。１対の直列に配置したダイオードD3およびD4は電
圧供給源VRと、トランジスタ48のベースとの間に接続さ
れ、抵抗R10を通じてダイオードD2に接続されている。
他の電圧電源VCは直列に配置されたダイオードD5と、
抵抗R11を通って、スタンバイ電流基準回路30のトラン
ジスタ34のエミッタと結合している。この電圧電源VCは
セル10等の記憶セルを互に分離する半導体チップの領域
に接続されている。たとえば、セルが製作される半導体
チップがＮ型のエピタキシャル層を成長させるＰ型導電
性の基準を有する場合は、セルは電圧電源VCが接続され
るＰ型分離領域に囲まれたＮ型エピタキシャル層のポケ
ット中に形成される。分離領域と記憶ノードN1およびN2
との間のPN接合はそれぞれダイオードD6およびD7で表わ
される。電圧電源VAは分離領域には接続されない。
抵抗R11を通って、スタンバイ電流基準回路30のトラン
ジスタ34のエミッタと結合している。この電圧電源VCは
セル10等の記憶セルを互に分離する半導体チップの領域
に接続されている。たとえば、セルが製作される半導体
チップがＮ型のエピタキシャル層を成長させるＰ型導電
性の基準を有する場合は、セルは電圧電源VCが接続され
るＰ型分離領域に囲まれたＮ型エピタキシャル層のポケ
ット中に形成される。分離領域と記憶ノードN1およびN2
との間のPN接合はそれぞれダイオードD6およびD7で表わ
される。電圧電源VAは分離領域には接続されない。
セル10の正規動作で、スタンバイ中は約−1.7ボルト
の電圧がワード・トップ・ライン18に与えられる。ワー
ド・トップ・ランイン18からのセルによる電圧降下によ
り、ワード・ボトム・ライン28の電圧は−2.5ボルトに
なる。ビット・ラインB0およびB1にはビット・ライン・
バイアス回路46によりそれぞれに−1.4ボルトの電圧が
印加される。ノードN1およびN2の間の約400ミリボルト
のオフセット電圧によりノードN1とN2における正規な電
流の漏洩はピコアンペアの範囲となる。
の電圧がワード・トップ・ライン18に与えられる。ワー
ド・トップ・ランイン18からのセルによる電圧降下によ
り、ワード・ボトム・ライン28の電圧は−2.5ボルトに
なる。ビット・ラインB0およびB1にはビット・ライン・
バイアス回路46によりそれぞれに−1.4ボルトの電圧が
印加される。ノードN1およびN2の間の約400ミリボルト
のオフセット電圧によりノードN1とN2における正規な電
流の漏洩はピコアンペアの範囲となる。
セル10の限界欠陥、たとえばフィールドで長期間使用
したときに故障を生じる原因となるといわれているPN接
合における異物微粒子等を試験するため、第２図に示す
パルス・プログラムを使用する。時間t0およびt1の間で
は、たとえば二進数１のデータ信号またはパターンは電
圧がそれぞれ−4.25ボルト、−1.5ボルトおよび−4.25
ボルトの電圧電源VC、VRおよびVAによる正規な記憶作動
電圧のビット・ドライバ回路22からセル10にロードされ
る。セル10にビット１が記憶されると、トランジスタ12
はオンにトランジスタ14はオフになり、ノードN1とN2の
間に約400ミリボルトのオフセット電圧が生じる。この
オフセット電圧は上述のように、スタンバイ電流基準回
路30の抵抗R3による電圧降下により決まる。この正規動
作の間、電流は電圧電源VCからスタンバイ電流基準回路
30に接続したダイオードD3および抵抗R11を通って流れ
ず、また電圧電源VRからビット・ライン・バイアス回路
46に接続したダイオードD3、D4および抵抗R10を通って
流れないことに注目されたい。
したときに故障を生じる原因となるといわれているPN接
合における異物微粒子等を試験するため、第２図に示す
パルス・プログラムを使用する。時間t0およびt1の間で
は、たとえば二進数１のデータ信号またはパターンは電
圧がそれぞれ−4.25ボルト、−1.5ボルトおよび−4.25
ボルトの電圧電源VC、VRおよびVAによる正規な記憶作動
電圧のビット・ドライバ回路22からセル10にロードされ
る。セル10にビット１が記憶されると、トランジスタ12
はオンにトランジスタ14はオフになり、ノードN1とN2の
間に約400ミリボルトのオフセット電圧が生じる。この
オフセット電圧は上述のように、スタンバイ電流基準回
路30の抵抗R3による電圧降下により決まる。この正規動
作の間、電流は電圧電源VCからスタンバイ電流基準回路
30に接続したダイオードD3および抵抗R11を通って流れ
ず、また電圧電源VRからビット・ライン・バイアス回路
46に接続したダイオードD3、D4および抵抗R10を通って
流れないことに注目されたい。
正規の動作電圧でビット１がセル10に記憶された後、
電圧電源VCおよびVRの電圧を−4.25ボルトから−6.0ボ
ルトへ、−1.5ボルトから−2.7ボルトへそれぞれ下げ、
電源電圧VAの電圧を−4.25ボルトのままにすることによ
り、漏洩のスクリーニングが行われる。この状態を第２
図の時間t1とt2の間で表わす。これらの低下させた電圧
を時間t2とt5の間、たとえば10ミリ秒間維持する。時間
t3とt4の間に電圧電源VCおよびVRの電圧をそれぞれ元の
−4.25ボルト、−1.5ボルトに戻す。時間t4とt5の間、
セル10に記憶されたデータをセンス増幅器22を通して読
み取り、セル10に送った元のデータと比較する。時間t4
とt5との間に読み取ったデータがセル10に書き込まれた
元のデータと異なる場合は、セル10はノードN2に過剰の
漏洩がある欠陥が指摘される。
電圧電源VCおよびVRの電圧を−4.25ボルトから−6.0ボ
ルトへ、−1.5ボルトから−2.7ボルトへそれぞれ下げ、
電源電圧VAの電圧を−4.25ボルトのままにすることによ
り、漏洩のスクリーニングが行われる。この状態を第２
図の時間t1とt2の間で表わす。これらの低下させた電圧
を時間t2とt5の間、たとえば10ミリ秒間維持する。時間
t3とt4の間に電圧電源VCおよびVRの電圧をそれぞれ元の
−4.25ボルト、−1.5ボルトに戻す。時間t4とt5の間、
セル10に記憶されたデータをセンス増幅器22を通して読
み取り、セル10に送った元のデータと比較する。時間t4
とt5との間に読み取ったデータがセル10に書き込まれた
元のデータと異なる場合は、セル10はノードN2に過剰の
漏洩がある欠陥が指摘される。
電圧電源VCおよびVRの電圧がそれぞれ−6.0ボルト、
−2.7ボルトになる時間t2とt5の間電流はダイオードD5
と抵抗R11を流れ、これにより抵抗R3、したがって抵抗R
4とR6で電圧降下を生じ、セル10のスタンバイ電流が低
下して、ノードN1とN2の間の電圧オフセットがたとえば
130ミリボルトに低下する。ワード・トップ・ライン18
上の電圧はこの期間実質的に変化しないので、トランジ
スタ14にはコレクタc2と、分離領域または電源VCとの間
に、正規より高い電圧が印加される。Ｎ型エピタキシャ
ル・ポケットすなわちノードN2と、Ｐ型分離領域すなわ
ち基板またはダイオードD7により表わされる電源VCとの
間のPN接合にかかるストレスの増大はセルのオフセット
の減少と同時の生じ、これにより低レベルの漏洩障害の
検出が強化される。
−2.7ボルトになる時間t2とt5の間電流はダイオードD5
と抵抗R11を流れ、これにより抵抗R3、したがって抵抗R
4とR6で電圧降下を生じ、セル10のスタンバイ電流が低
下して、ノードN1とN2の間の電圧オフセットがたとえば
130ミリボルトに低下する。ワード・トップ・ライン18
上の電圧はこの期間実質的に変化しないので、トランジ
スタ14にはコレクタc2と、分離領域または電源VCとの間
に、正規より高い電圧が印加される。Ｎ型エピタキシャ
ル・ポケットすなわちノードN2と、Ｐ型分離領域すなわ
ち基板またはダイオードD7により表わされる電源VCとの
間のPN接合にかかるストレスの増大はセルのオフセット
の減少と同時の生じ、これにより低レベルの漏洩障害の
検出が強化される。
さらに、電流がダイオードD3、D4および抵抗R10を流
れる時間t2とt3の間、ビット・ラインB0およびB1上の電
圧は元の−1.4ボルトから約−2.0ボルトに低下し、ノー
ドN2からビット・ラインB0およびB1へのストレスを増大
することに注目されたい。このようにして、トランジス
タ12のベース・エミッタ間の漏洩、トランジスタ14のコ
レクタ・エミッタ間の漏洩がさらに容易に検出される。
さらに、ノードN2はビット・ラインまたは他の導電ライ
ンと、ノードN2の間の絶縁層の欠陥により、漏洩を生ず
ることがある。ノードN2から、ワード・ボトム・ライン
28に接続されたエミッタe3またはe2への漏洩も上記のオ
フセット電圧の低下により一層検出し易くなる。
れる時間t2とt3の間、ビット・ラインB0およびB1上の電
圧は元の−1.4ボルトから約−2.0ボルトに低下し、ノー
ドN2からビット・ラインB0およびB1へのストレスを増大
することに注目されたい。このようにして、トランジス
タ12のベース・エミッタ間の漏洩、トランジスタ14のコ
レクタ・エミッタ間の漏洩がさらに容易に検出される。
さらに、ノードN2はビット・ラインまたは他の導電ライ
ンと、ノードN2の間の絶縁層の欠陥により、漏洩を生ず
ることがある。ノードN2から、ワード・ボトム・ライン
28に接続されたエミッタe3またはe2への漏洩も上記のオ
フセット電圧の低下により一層検出し易くなる。
第２図に示すように、ノードN1のトランジスタ12、分
離ポケット・ダイオードD6、または隣接の絶縁層への漏
洩を試験するため、相補的データ、すなわちセル10に記
憶したビット０により、同様なサイクルを時間t5から繰
り返すことができる。
離ポケット・ダイオードD6、または隣接の絶縁層への漏
洩を試験するため、相補的データ、すなわちセル10に記
憶したビット０により、同様なサイクルを時間t5から繰
り返すことができる。
第１図には説明を容易にするため１個の記憶セルが示
してあるが、実際にはワード・トップ・ライン18と、ワ
ード・ボトム・ライン28との間に100個以上のセルが並
列に配置されており、これらのセルのほとんどに異なる
対のビット・ラインが接続されている。また、トランジ
スタ44のコレクタと同様に、各トランジスタのコレクタ
にも多数のワード・ボトム・ラインが接続され、トラン
ジスタ24のエミッタと同様に、各トランジスタのエミッ
タにも多数のワード・トップ・ラインが接続されてお
り、各トランジスタのベースは−１ボルトのVREFに接続
されていることもある。同様に、各ビット・ライン対に
は100個以上のセルが接続されていることもあり、特定
のセルの選択は適切なワードおよびビット・ラインにア
ドレスすることにより行われる。
してあるが、実際にはワード・トップ・ライン18と、ワ
ード・ボトム・ライン28との間に100個以上のセルが並
列に配置されており、これらのセルのほとんどに異なる
対のビット・ラインが接続されている。また、トランジ
スタ44のコレクタと同様に、各トランジスタのコレクタ
にも多数のワード・ボトム・ラインが接続され、トラン
ジスタ24のエミッタと同様に、各トランジスタのエミッ
タにも多数のワード・トップ・ラインが接続されてお
り、各トランジスタのベースは−１ボルトのVREFに接続
されていることもある。同様に、各ビット・ライン対に
は100個以上のセルが接続されていることもあり、特定
のセルの選択は適切なワードおよびビット・ラインにア
ドレスすることにより行われる。
したがって、半導体チップまたは基板上のセルの各ア
レイは本発明の装置により、各セルのノードへのストレ
ス電圧を与え、セルのオフセット電圧を下げるため、単
に数個の素子を標準回路に追加するだけで容易にスクリ
ーニングすることができることがわかる。すなわち、セ
ルの漏洩に対する感度が増大すると同時に、電圧状態は
欠陥漏洩を増大する方向に変更される。チップ全体に１
個のかかる回路しか必要でない。
レイは本発明の装置により、各セルのノードへのストレ
ス電圧を与え、セルのオフセット電圧を下げるため、単
に数個の素子を標準回路に追加するだけで容易にスクリ
ーニングすることができることがわかる。すなわち、セ
ルの漏洩に対する感度が増大すると同時に、電圧状態は
欠陥漏洩を増大する方向に変更される。チップ全体に１
個のかかる回路しか必要でない。
電圧電源VCおよびVRの電圧が低下するか、セルまたは
チップを破壊するようなパンチスルーの原因となるスト
レスを生じないよう注意しなければならない。
チップを破壊するようなパンチスルーの原因となるスト
レスを生じないよう注意しなければならない。
第１図に示すように、電圧電源VCおよびVAには別のパ
ッドを必要とするが、チップの試験後これらの２個のパ
ッドは相互接続することができる。
ッドを必要とするが、チップの試験後これらの２個のパ
ッドは相互接続することができる。
F.発明の効果 1.0マイクロアンペアを超える漏洩を生ずる記憶セル
の欠陥ならば通常の試験で検出することができるが、本
発明の方法によれば、大きいアレイの各セルにおける0.
1ないし1.0マイクロアンペアの漏洩も安価にしかも短時
間で容易に検出することができることがわかる。これら
後者の欠陥は通常の試験法では検出することができない
が、フィールドで使用すると、比較的短時間のうちにセ
ルの故障を生じることが知られている。したがって、こ
れらの欠陥を早期に発見することにより、梱包および輸
送費の節約となり、これを使った大型データ・システム
の故障時間を最少限にすることができる。
の欠陥ならば通常の試験で検出することができるが、本
発明の方法によれば、大きいアレイの各セルにおける0.
1ないし1.0マイクロアンペアの漏洩も安価にしかも短時
間で容易に検出することができることがわかる。これら
後者の欠陥は通常の試験法では検出することができない
が、フィールドで使用すると、比較的短時間のうちにセ
ルの故障を生じることが知られている。したがって、こ
れらの欠陥を早期に発見することにより、梱包および輸
送費の節約となり、これを使った大型データ・システム
の故障時間を最少限にすることができる。
静的バイポーラ記憶セルの試験について、本発明によ
る試験装置について説明したが、他の回路、たとえば電
解効果トランジスタ回路についても、本発明の方法によ
り試験することができることを理解されたい。
る試験装置について説明したが、他の回路、たとえば電
解効果トランジスタ回路についても、本発明の方法によ
り試験することができることを理解されたい。
第１図は本発明による半導体ウェーハまたはチップの低
レベルのセルの漏洩障害を選別するための装置を示す
図、第２図は第１図に示す装置の作動のパルス・プログ
ラムである。 10……バイポーラ記憶セル、12、14……トランジスタ、
16、20……抵抗、18……ワード・トップ・ライン、22…
…ビット・ドライバ回路、24……トランジスタ、26……
基準電源、128……ワード・ボトム・ライン、50……ス
タンバイ回路、52……電流基準回路、34、56、38、40、
42、44……トランジスタ、46……ビット・ライン・バイ
アス回路、48……トランジスタ、D1〜D7……ダイオー
ド、C1、C2……コンデンサ、R1〜R12……抵抗。
レベルのセルの漏洩障害を選別するための装置を示す
図、第２図は第１図に示す装置の作動のパルス・プログ
ラムである。 10……バイポーラ記憶セル、12、14……トランジスタ、
16、20……抵抗、18……ワード・トップ・ライン、22…
…ビット・ドライバ回路、24……トランジスタ、26……
基準電源、128……ワード・ボトム・ライン、50……ス
タンバイ回路、52……電流基準回路、34、56、38、40、
42、44……トランジスタ、46……ビット・ライン・バイ
アス回路、48……トランジスタ、D1〜D7……ダイオー
ド、C1、C2……コンデンサ、R1〜R12……抵抗。
Claims (1)
- 【請求項１】第１及び第２記憶ノードを有する静的トラ
ンジスタ・メモリ・セルを検査する試験回路であって、 前記メモリ・セルに結合され、第１期間中正規スタンバ
イ電流を前記メモリ・セルに流し、前記第１期間後の第
２期間中前記正規スタンバイ電流より小さいスタンバイ
電流を前記メモリ・セルに流すスタンバイ電流基準回路
と、 前記メモリ・セルのビット線対に結合され、前記第１期
間中前記記憶ノードの一方に対して正規電位差を与え、
前記第２期間中前記正規電位差より大きい電位差を与え
る電位源と、 前記第１期間中に前記メモリ・セルにデータを記憶する
手段と、 前記第２期間後前記正規スタンバイ電流及び前記正規電
位差に戻した状態で前記メモリ・セルからデータを読取
る手段と、 を含む試験回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US703001 | 1985-02-19 | ||
| US06/703,001 US4719418A (en) | 1985-02-19 | 1985-02-19 | Defect leakage screen system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61189473A JPS61189473A (ja) | 1986-08-23 |
| JPH0833432B2 true JPH0833432B2 (ja) | 1996-03-29 |
Family
ID=24823537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227940A Expired - Lifetime JPH0833432B2 (ja) | 1985-02-19 | 1985-10-15 | トランジスタセルの試験回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4719418A (ja) |
| EP (1) | EP0192121B1 (ja) |
| JP (1) | JPH0833432B2 (ja) |
| CA (1) | CA1242246A (ja) |
| DE (1) | DE3685036D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208530A (en) * | 1986-09-19 | 1993-05-04 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US5223792A (en) * | 1986-09-19 | 1993-06-29 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US4779043A (en) * | 1987-08-26 | 1988-10-18 | Hewlett-Packard Company | Reversed IC test device and method |
| NL8801835A (nl) * | 1988-07-20 | 1990-02-16 | Philips Nv | Werkwijze en inrichting voor het testen van meervoudige voedingsverbindingen van een geintegreerde schakeling op een printpaneel. |
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0346193A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| US5059897A (en) * | 1989-12-07 | 1991-10-22 | Texas Instruments Incorporated | Method and apparatus for testing passive substrates for integrated circuit mounting |
| KR920007535B1 (ko) * | 1990-05-23 | 1992-09-05 | 삼성전자 주식회사 | 식별회로를 구비한 반도체 집적회로 칩 |
| US5072175A (en) * | 1990-09-10 | 1991-12-10 | Compaq Computer Corporation | Integrated circuit having improved continuity testability and a system incorporating the same |
| US5325054A (en) * | 1992-07-07 | 1994-06-28 | Texas Instruments Incorporated | Method and system for screening reliability of semiconductor circuits |
| GB9806951D0 (en) * | 1998-03-31 | 1998-06-03 | Sgs Thomson Microelectronics | Weak bit testing |
| US6590818B1 (en) | 2002-06-17 | 2003-07-08 | Motorola, Inc. | Method and apparatus for soft defect detection in a memory |
| JP2006292638A (ja) * | 2005-04-13 | 2006-10-26 | Denso Corp | ボード上に実装された回路の検査方法 |
| JP2006322786A (ja) * | 2005-05-18 | 2006-11-30 | Denso Corp | ベアチップ実装回路装置及びその高電源電圧印加試験方法 |
| US20070141305A1 (en) * | 2005-12-21 | 2007-06-21 | Toshihiro Kasai | Superhydrophobic coating |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3795859A (en) * | 1972-07-03 | 1974-03-05 | Ibm | Method and apparatus for determining the electrical characteristics of a memory cell having field effect transistors |
| DE2309616C2 (de) * | 1973-02-27 | 1982-11-11 | Ibm Deutschland Gmbh, 7000 Stuttgart | Halbleiterspeicherschaltung |
| US3995215A (en) * | 1974-06-26 | 1976-11-30 | International Business Machines Corporation | Test technique for semiconductor memory array |
| US4004222A (en) * | 1974-11-20 | 1977-01-18 | Semi | Test system for semiconductor memory cell |
| JPS5279738A (en) * | 1975-12-26 | 1977-07-05 | Hitachi Ltd | Semiconductor memory unit |
| US4015203A (en) * | 1975-12-31 | 1977-03-29 | International Business Machines Corporation | Contactless LSI junction leakage testing method |
| JPS564070A (en) * | 1979-06-25 | 1981-01-16 | Nippon Telegr & Teleph Corp <Ntt> | Testing method of integrated circuit |
| JPS5720991A (en) * | 1980-07-15 | 1982-02-03 | Nec Corp | Margin measuring method |
| JPS6010400B2 (ja) * | 1980-10-09 | 1985-03-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS57107637A (en) * | 1980-12-25 | 1982-07-05 | Fujitsu Ltd | Ecl integrated circuit |
| US4418403A (en) * | 1981-02-02 | 1983-11-29 | Mostek Corporation | Semiconductor memory cell margin test circuit |
| JPS57164499A (en) * | 1981-04-03 | 1982-10-09 | Hitachi Ltd | Testing method of ic memory |
| JPS5853775A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | Ｉｃメモリ試験方法 |
-
1985
- 1985-02-19 US US06/703,001 patent/US4719418A/en not_active Expired - Fee Related
- 1985-06-25 CA CA000485183A patent/CA1242246A/en not_active Expired
- 1985-10-15 JP JP60227940A patent/JPH0833432B2/ja not_active Expired - Lifetime
-
1986
- 1986-02-05 EP EP86101471A patent/EP0192121B1/en not_active Expired
- 1986-02-05 DE DE8686101471T patent/DE3685036D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61189473A (ja) | 1986-08-23 |
| US4719418A (en) | 1988-01-12 |
| EP0192121A2 (en) | 1986-08-27 |
| CA1242246A (en) | 1988-09-20 |
| EP0192121A3 (en) | 1989-02-22 |
| EP0192121B1 (en) | 1992-04-29 |
| DE3685036D1 (de) | 1992-06-04 |
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