JPS5837639B2 - キ−ジヨウホウカキカエメイレイシヨリホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は、キー情報書替え命令処理方式、特に例えば２
Ｋバイト単位の単位情報に対して記憶保護などのために
キー情報を附与せしめておき、該キー情報をデータ処理
装置内に転送して保持しておいて該キー情報を調べつつ
処理を進めるようにした情報処理システムにおいて、与
えられた論理アドレス情報と求めるべき物理アドレス情
報との対応表を格納する高速アドレス変換用バッファ（
以下ＴＬＢと呼ぶ）上に、上記キー情報を保持せしめて
おき、前後して発生されたキー情報書替え命令にもとす
くキー情報書替えアドレス情報を比較し、両者が同一の
４．ＣＫＢ）内のキー情報記憶部内の内容を非有効化せ
しめるためのものであるとき、後者による非有効化処理
を行なわないように処理し、キー情報書替え命令に伴な
う処理を効率よく行なうようにしたキー情報書替え命令
処理方式に関するものである。

情報処理システムなどにおいては、主記憶装置上に格納
されている情報に対して記憶保護などのためにキー情報
を附与しておき、優先順位が高い処理のために利用する
記憶内容が優先順位が低い処理のために変更されてしま
うことを防止するようにされている。

そして上記キー情報は必要に応じてキー情報書替え命令
（セット・ストーリッジ・キー命令以下ＳＳＫ命令と呼
ぶ）によって書替え得るようにされる。

上記の如きキー情報をもつ情報処理システムにおいて、
主記憶装置上の記憶内容をデータ処理装置内に転送して
置いて処理を進めるいわゆるバツファ・メモリを有する
データ処理装置を利用し、上記キー情報を通常の情報と
同じようにバツファ・メモリ上に格納しようとすると後
述（第１図）するようにパフォーマンス上の難点がある
。

このことから、仮想メモリ・モードで動作するデータ処
理装置の場合、処理を進めるに当って論理アドレス情報
と物理アドレス情報との対応づけを行なうＴＬＢをもっ
ていることを利用し、該ＴＬＢ内に上記キー情報を格納
しておくことが考慮されている。

この場合にも、なお１つの問題点が存在する。

即ち一般に上記キー情報は２Ｋバイト単位の情報につい
て共通に附与されるものであり、一方上記ＴＬＢ上では
最近４Ｋバイト単位毎に論理アドレス情報と物理アドレ
ス情報との対応表が用意されるようになりつつある。

このために、単にキー情報が異なるだけのために、ＴＬ
Ｂ内に同じアドレス対応表を用意しておくことが必要と
なり、また上記２Ｋバイト単位の情報毎にキー情報を書
替える必要があることから上記の如＜４Ｋバイト単位の
ＴＬＢをもつ場合にはＳＳＫ命令を連続して２回発して
やることが必要となる。

そして特に後者のために、データ処理装置内にはキー情
報書替えアドレス情報が２個つづけて与えられ、夫々の
アドレス情報によって上記ＴＬＢ上に該当するアドレス
情報が存在するか否かを調べ、もしも存在すれば上記Ｔ
ＬＢ内該当する部分の内容を非有効化する処理を行なわ
なければならない。

即ち比較的長い時間を要するＴＬＢに対する非有効化処
理を２回つづけて行なわなければならない。

換言するとこの間データ処理装置本来の処理が中断され
てしまうことになる。

本発明は、上記の点を解決することを目的としており、
第１回目のキー情報書替えアドレス情報によって、ＴＬ
Ｂ上の非有効化処理を第２回目のキー情報書替えアドレ
ス情報による同じ処理の分まで一挙に行なうようにして
、非有効化処理を高速度で行なわせるようにすることを
目的としている。

そして更にＳＳＫ命令によって主記憶装置上でキー情報
を書替える処理が終了すれば、ＴＬＢに対する非有効化
処理の終了を待つことなく、データ処理装置本来の処理
を可能なかぎり続行せしめ得るようにすることを目的と
している。

そしてそのため、本発明のキー情報書替え命令処理方式
は予め定められた単位情報に対して附与されたキー情報
を当該単位情報と共に対にして格納する主記憶装置、お
よび与えられた論理アドレス情報を物理アドレス情報に
変換する高速アドレス変換用バツファをそなえ、上記キ
ー情報が与えられるデータの大きさと上記高速アドレス
変換用バツファに用意されるアドレス変換表に対応する
データの大きさとが異なるデータ処理装置を含む情報処
理システムにおいて、上記キー情報を格納するキー情報
記憶部を上記高速アドレス変換用バツファ上にもうける
と共に、上記主記憶装置において上記キー情報を書替え
るキー情報書替えアドレス情報をセットするレジスタ、
該レジスタの内容にもとづき上記高速アドレス変換用バ
ツファ中の少なくとも上記キー情報記憶部の内容を非有
効化する処理手段、および上記レジスタの内容と上記キ
ー情報書替えアドレス情報に後続する後続キー情報書替
えアドレス情報とを比較するアドレス比較回路をもうけ
、上記キー情報書変えアドレス情報にもとづき上記キー
情報記憶部内の内容を非有効状態に変更する処理の間又
は処理後、キー情報記憶部内の内容を非有効状態に変更
する上記後続キー情報書替えアドレス情報が与えられた
とき、上記比較回路出力によって、上記後続キー情報書
替えアドレス情報にもとづく上記非有効化処理を行なわ
ないように制御することを特徴としている。

以下図面を参照しつつ説明する。

第１図はバツファ・メモリ上にキー情報を格納したデー
タ処理装置の構成と問題点とを説明する説明図、第２図
はＴＬＢ上にキー情報を格納したデータ処理装置の構成
と問題点とを説明する説明図、第３図は本発明に用いる
データ処理装置の一実施例構成、第４図は本発明のキー
情報書替え命令処理方式の主要部の一実施例構或、第５
図は本発明による処理を説明する説明図、第６図は本発
明による処理のタイム・チャートを示す。

第１図において、１は主記憶装置、２は例えば２Ｋバイ
トの単位情報、３は該単位情報２に附与されるキー情報
、４はデータ処理装置、５はバツファ・メモリ、６はタ
グ部で当該バツファ・メモリ５上に転送され格納されて
いるブロック単位（３２バイト）の情報（バツファ・メ
モリ５上ではラインと呼ぶ）のアドレス情報が格納され
るもの、７はデータ部で当該ブロック単位の情報即ち内
容が格納されるもの、８はキー情報記憶部であって当該
フロック単位に与えられているキー情報（例えば５ビッ
ト）が格納されるものを表わしている。

バツファ・メモリ５を有するデータ処理装置４において
は、主記憶装置１上の記憶内容を例えば３２バイトより
なるｌブロック単位でバツファ・メモリ５のデータ部７
に転送して格納し、処理に当っては該バツファ・メモリ
５をアクセスして処理を進める。

即ちデータ部７の内容をリード／ライトして処理を進め
る。

この場合上記データ部７に格納されているブロック単位
のアドレス情報はタグ部６に格納され、上記データ部７
の内容をリード／ライトするとき一緒に上記タグ部６の
内容を調べて、リード／ライトすべき情報がバツファメ
モリ５上に存在するか否かを探知する。

言うまでもなくバツファ・メモリ５上に存在すれば上記
データ部７をリード／ライトし、バッファ・メモリ５上
に存在しない場合には主記憶装置１をアクセスして当該
アクセス・アドレスを含む１ブロックの内容をバツファ
・メモリ５上に転送し格納する。

なおバツファ・メモリ５にはバツファ容量がｌ６〔ＫＢ
〕の場合５１２個分のフロックを転送し格納しておくこ
とができる。

上述の如くキー情報が附与されている場合には、上記ア
クセスに当ってキー情報を調べることが必要であるため
、該キー情報はデータ処理装置４内に転送して保持して
おくことが必要であり、このことから第１図図示の如く
該キー情報を通常のデータと同じようにバツファ・メモ
リ５上に転送して、格納する方式が考えられている。

しかし該方式の場合、パフォーマンスの上で次の如き問
題点を含んでいる。

即ち、（１）上述の如くキー情報は例えば２Ｋバイト単
位の情報に共通に与えられるものであり、同じ２Ｋバイ
ト単位に属する複数のブロック（３２バイト）をバツフ
ァ・メモリ５上に格納する場合、各ブロック（各ライン
）毎に同じキー情報を転送して置くことが必要となる。

（２）また上述の如＜ＳＳＫ命令によって主記憶装置１
上で上記キー情報を書替えることが行なわれるが、この
ときキー情報が書替えられた２Ｋバイト単位に属するブ
ロック単位がバツファ・メモリ５上に転送されているか
否かを調べ、もしも転送され格納されていると当該ブロ
ック（ライン）を非有効化即ちインバリデートしなげれ
ばならない。

この場合、上記５１２ラインについて調べてゆくことが
必要であり、特に該処理の間データ処理装置本来の処理
を中断して行なうことや他処理装置に対しても行なわせ
しめる必要のある場合には該処理に数Ｃｍｓ）を要する
こともあって好ましくない。

（３）一般にＳＳＫ命令は、必要なページがメインメモ
リ上に無く、そのため最も古いページを追い出し、新し
いページを割付ける処理に於いて、実行される。

その場合、ＴＬＢ内に古い追い出されたはずのページの
対応表が残ってしまうので、ＴＬＢ全体をパージする必
要が生ずる。

キー情報がＴＬＢに保持されていれば自動的に該当する
対応表のみがパージされるので大幅なパツフオーマンス
の向上となる。

第２図は第１図図示の方式の難点を解決した他の方式を
示している。

図中の符号１，２，３，４，５，６，７，８は第１図に
対応し、２は２Ｋバイトの単位情報で単位情報２に対し
てアドレス上連続する位置にあるもの、３′は該単位情
報２に附与されるキー情報、『はキー情報記憶部で後述
するＴＬＢ９’にもうけられているもの、９，ｇは夫々
ＴＬＢであって与えられた論理アドレス情報と求めるべ
き物理アドレス情報との対応表を格納するもの、１０，
１σは夫々論理アドレス情報格納部、１ １ ． １
１’は夫々物理アドレス情報格納部を表わしている。

仮想メモリ・モードで動作するデータ処理装置において
は、データ処理装置が処理を進めるに当ってはアドレス
情報は論理アドレス情報で与えられ、記憶装置をアクセ
スする場合物理アドレス情報に変換してアクセスするよ
うにされる。

このために、仮想メモリーモードで動作するデータ処理
装置においては、第２図図示の如きＴＬＢ９，９’を用
意しておく。

そして与えられた論理アドレス情報と上記論理アドレス
情報格納部１０，１σの内容とを比較し、もしも一致す
る場合対応する物理アドレス情報格納部１ １ ． １
１’の内容を用いて物理アドレス情報を抽出するよう
にしている。

なお従来２Ｋバイトの情報単位でＴＬＢ９，９’上にア
ドレス対応表を用意するようにしており、計１２８個分
のアドレス対応表を格納しておくことができ、アクセス
に当ってはＴＬＢ９とグとを並行してアクセスするよう
にされている。

バツファ．メモリ５を有するデータ処理装置の場合、論
理的には上記ＴＬＢ９ ，９’によって変換された物理
アドレス情報をもってバツファ・メモリ５をアクセスし
てゆくものと考えてよい。

上記の如＜ＴＬＢ９，９’上には従来２Ｋバイトの情報
単位でアドレス対応表が用意されていた。

そして上述の如くキー情報３は同じ２Ｋバイトの単位情
報２に対して附与されていることから、従来第２図図示
の如＜ＴＬＢ９，９’上にキー情報記憶部８，８′を用
意し、該記憶部８，８′内に上記キー情報３を格納して
おくことが採用されている。

即ち、データ処理装置が処理を進めるに当っては、必然
的にＴＬＢ９，９’を索引しており、このとき同時にキ
ー情報を読出して調べることが行なわれる。

該方式を採用する場合利点として、 （４）キー情報が附与される情報単位とＴＬＢ上での情
報単位とが一致することから、第１図図示の方式の如く
同じキー情報を重複して格納しておくことがない。

（５）更に上述の如＜ＳＳＫ命令に伴なってデータ処理
装置上に転送されているキー情報を調べてゆく場合にも
、ＴＬＢ９，９’を調べればよく、全体として６４ステ
ップの調査で足りる。

（６）問題点（３）の自動的解消 等をそなえている。

加えて、最近ＴＬＢ９，９’上にもうけられるアドレス
対応表を４Ｋバイトの情報単位に対して用意することが
行なわれる傾向にある。

即ち、第２図図示の単位情報２と２とをひとかたまりの
単位としてアドレス対応表をＴＬＢ９，９’上に用意す
るようにされる。

この場合でも、キー情報３，３′は２Ｋバイトの単位情
報２，ｚに対して夫々附与されることになっており、次
の問題点が発生する。

即ち、第２図図示の如＜ＴＬＢ９，ｇ上にキー情報３，
３′を格納しておくと、キー情報が異なるだげでアドレ
ス対応表は全く同じであるに拘らず、単位情報２に対す
るアドレス対応表とキー情報３、および単位情報２′に
対するアドレス対応表とキー情報τを夫々ＴＬＢ９，９
’上に用意しておく必要が生ずる。

即ち本来４ＫバイトＸ１２８の記憶内容に対してアドレ
ス対応表を与えるべ＜ＴＬＢ９，グが用意されているに
拘らず、実際」二は最悪の場合２Ｋバイト×１２８の記
憶内容に対してＴＬＢ９，９′が用意されているにすぎ
ないことになる。

またＳＳＫ命令によって主記憶装置１上のキー情報を書
替える場合、２Ｋバイトの単位情報２，２に対して夫々
キー情報３，３′が与えられ、一方アドレス変換は４Ｋ
バイト単位で行なわれる方式では、２個のＳＳＫ命令が
連続して実行されることになる。

このために第２図図示の方式の場合、キー情報記憶部８
，８’の内容を調べてゆく処理を２重に行なわねばなら
ないことになる。

第３図は上記の点を解決したー実施例を示し、図中の符
号Ｌ２，２’，３，３’，４，５，６，７８，８’，９
．９’，１０．１０’，１１．１１’は第２図に対応し
ており、１２，１２’はキー情報記憶部を表わす。

そしてキー情報記憶部８，８′には４Ｋバイト単位の前
位に位置する２Ｋバイト単位情報２に附与されたキー情
報３が格納され、キー情報記憶部１２．１２’には４Ｋ
バイト単位の後位に位置する２Ｋバイト単位情報２′に
附与されたキー情報ぎが格納される。

本発明の場合、４Ｋバイトの情報をひとかたまりとして
ＴＬＢ９，９’にアドレス対応表を用意する際、当該４
Ｋバイトの情報に附与されている２つのキー情報３，３
′を夫々キー情報記憶部８，１２または８’，１２’に
保持せしめておくようにしている。

そして、データ処理装置が処理進行中例えば単位情報２
に属する１つのアドレス位置がアクセスされる場合、次
のように処理される。

即ち、（４）与えられた論理アドレス情報に対してＴＬ
Ｂ９，９′を索引する際に、２つのキー情報３，３′を
読出しておく。

蜆 そしてバツファ・メモリ５をアクセスして、該バツ
ファ・メモリ５」二に当該アクセス・アドレスの内容が
転送され格納されている場合、そのアドレス情報にもと
づいて上記２つのキー情報３，３′のうちいずれか一方
を選択するようにする。

第２図および第３図を参照して上述し特に第３図を参照
して上述した如く、キー情報をＴＬＢ９，９’上に格納
することによる利点およびＴＬＢ９，９の有効利用の面
での問題点は解決されるが、なお次の問題点即ち特に第
３図図示の場合ＳＳＫ命令が２回つづけて発せられ、こ
れに伴なう処理を如何に効果的に実行するかという問題
点が残っている。

以下第４図ないし第６図を参照して説明をつづける。

第４図ないし第６図は、■データ処理装置がＳＳＫ命令
を発しまたマルチプロセッサ・システムにおける他デー
タ処理装置がＳＳＫ命令を発した際に、本来の処理中断
を如何に早《解決するかについて、■上述の如＜ＳＳＫ
命令が連続して与えられる際に、ＳＳＫ命令にもとづく
ＴＬＢの内容を非有効化する処理を如何に効果的に行な
うかについて説明するものである。

第４図において、１３，１３’は夫々キー情報書替えア
ドレス・レジスタＳＳＫＲでキー情報書替えアドレス情
報がセットされるもの、１４は物理アドレス・レジスタ
ＲＡＲで第３図図示のＴＬＢ９ ，９’から読出された
物理アドレス情報がセットされるもの、１５ないし１８
は夫々比較回路、１９，２０は夫々オア回路を表わす。

またＳＳＫ ＡＤＲＳはキー情報書替えアドレス情報
、■は有効性指示ビットでレジスタ１３または１ごにセ
ットされた内容が有効であることを指示する。

ＳＣはサーチ完了ビットで後述する如＜ＳＳＫ命令に伴
なってＴＬＢ９ ，９’を調べてゆく非有効化処理が完
了したか否かを指示する。

ＰＲＩ．ＴＬＢ ＲＥＡＬ ＡＤＲＳおよびＡＬＴ
．ＴＬＢ ＲＥＡＬ ＡＤＲＳは夫々ＴＬＢ９およ
び９′から出力された物理アドレス情報であり、上述の
ＳＳＫ命令に伴なうＴＬＢ索引時に限らずデータ処理装
置が通常の処理を実行するに当ってＴＬＢを索引すると
き、該ＴＬＢ９，９’からレジスタ１４にセットされる
。

また信号Ａおよび信号Ｂは夫々一致検出信号でこれら信
号Ａ，Ｂが論理「１」または「ｏ」となったとき以後如
何なる処理が行なわれるかは第５図を参照して説明され
る。

第４図ないし第５図の説明に先立って、マルチプロセッ
サ・システムにおいてＳＳＫ命令が発せられたとき従来
どのような処理が行なわれていたかを概説しておく。

（ａ） マルチプロセッサ・システムを構成スるいず
れか１つのデータ処理装置が、ＳＳＫ命令を実行する時
点になると、マルチプロセッサ・システムを構成する全
てのデータ処理装置にその旨が伝えられ、各データ処理
装置においてバツファ・メモリ・インバリデーション・
リクエスト以外のすべてのアクセスが禁止される。

（ｂ）ＳＳＫ命令を発したデータ処理装置から主記憶装
置１に対してキー情報を書込む処理を行なう。

なお該書込み処理は比較的短時間のうちに実行されてし
まう。

（ｃ） ｔべてのデータ処理装置において、バッファ
・インバリデーション処理スタックにたまっている処理
要求をすべて満たすべき処理を実行する。

（ｄ） すべてのデータ処理装置において、第２図お
よび第３図図示の如くキー情報がＴＬＢ９，９′上に格
納されている場合、上記キー情報が書替えられた２Ｋバ
イト単位に対する旧いキー情報がＴＬＢ９．９’上に持
込まれているか否かを調べ、持込まれている場合にはＴ
ＬＢ上の当該部分を非有効状態に変える。

即ち非有効化処理を行なう。

（ｅ） すべてのデータ処理装置において、上記ｄ）
の処理終了後に上記ａ）の処理において行なったアクセ
ス禁止を解除する。

ＳＳＫ命令が発せられると上記処理（ａ）ないし（ｅ）
の如く、すべてのデータ処理装置において上記処珈ｄ）
が終了するまでの長い期間本来の処理が中断される。

そして第２図および第３図を参照して説明した如く、キ
ー情報が与えられる情報単位とアドレス変換表が与えら
れる情報単位とが差異があると、上記ＳＳＫ命令が複数
回つづけて発せられ、特に上記処ｍｄ）を複数回実行し
なければならなくなる。

本発明の場合、上述の如＜ＳＳＫ命令がつづけて複数回
例えば２回発せられる際に、最初のＳＳＫ命令によって
与えられるキー情報書替えアドレス情報ＳＳＫ ＡＤ
ＲＳにより、ＴＬＢ９，９’土で、後続のＳＳＫ命令に
より非有効化処理が行なわれるであろう範囲まで一挙に
上記処理（ｄ）を行なってしまうようにする。

以下、第４図および第５図を参照して説明する。

ＳＳＫ命令が発せられる以前においては＃ＯＳＳＫレジ
スタ１３および＄ＩＳＳＫレジスタ１′ｇにおげるビッ
トＶとＳＣとは第５図の如く共に論理ｒＯＪである。

この状態のもとでＳＳＫ命令が発せられキー情報書替え
アドレス情報ＳＳＫ ＡＤＲＳが与えられると、該ア
ドレス情報ＳＳＫ ＡＤＲＳは例えば＃ＯＳＳＫレジ
スタ１３にセットされる。

そして当該レジスタ１３のＶビットは論埋ｒｌＪとされ
、上述のＴＬＢを調べてゆく非有効化処理が進行中であ
ることを指示する。

このときには未だ後続するＳＳＫ命令によるキー情報書
替えアドレス情報ＳＳＫＡＤＲＳが与えられていないこ
とから、比較回路１５は不一致を検出する。

即ち、信号Ａは論理「０」となるが、この結果どのよう
な処理が行なわれるかは後でまとめて説明する。

しかし、上記設例の場合、主記憶装置に対してキー情報
を書替える処理が行なわれることは言うまでもないが一
方ＴＬＢ９，９’上に上記アドレス情報ＳＳＫ ＡＤ
ＲＳを含む４Ｋバイトのアドレス対応表が存在するかを
調べる処理に入る。

そしてもしも存在する場合には、対応する４Ｋバイト分
に対するＴＬＢ９，９’の内容を非有効化する処理を行
なう。

上記処理の間、上述した如く２回つづけて発せられるＳ
ＳＫ命令の後続するキー情報書替えアドレス情報ＳＳＫ
ＡＤＲＳが与えられると、比較回路１５は一致を検
出し、信号Ａを論理「１」とする。

なお、レジスタ１３，１３′に対して供給されるアドレ
ス情報ＳＳＫＡＤＲＳはアドレス・ビット中の単位情報
２と２とを区別するためのビット情報が省略された形で
与えられるものであり、このため、先に与えられたレジ
スタ１３にセットされているアドレス情報ＳＳＫ Ａ
ＤＲＳｍと後から与えられる後続のアドレス情報ＳＳＫ ＡＤＲＳｎとは一致する。

上記信号Ａが論理「１」となったときの処理も後でまと
めて説明されるが、この場合後続のアドレス情報ＳＳＫ
ＡＤＲＳｎにもとづいた非有効化処理は行なわれな
い。

これは、先に与えられたアドレス情報ＳＳＫ ＡＤＲ
Ｓｍによる非有効化処理によって、対応する４Ｋバイト
分について第３図図示のキー情報記憶部８と１２の内容
またはぎと１′２′の内容が一緒に非有効化されるから
である。

（この場合ｍとｎは同一４Ｋバイト内アドレスである）
。

次に、レジスタ１３にセットされているアドレス情報Ｓ
ＳＫ ＡＤＲＳｍとは異なる後続するキー情報書替え
アドレス情報ＳＳＫＡＤＲＳｎが与えられた場合には、
後続するＳＳＫ ＡＤＲＳｎはすでにレジスタ１３に
セットされているＳＳＫ ＡＤＲＳｍと異なる４Ｋバ
イトに属していることから、レジスタ１３′にセットさ
れる。

即ちＴＬＢ９，９’に対する非有効化処理が改めて行な
われることになる。

レジスタ１３または１３′にアドレス情報ＳＳＫ Ａ
ＤＲＳがセットされた状態で、信号Ａが論理「０」を発
する場合と論理「１」を発する場合とがあるが、それに
伴なう後段の処理は次のように行なわれる（なお該後段
の処理は第５図に簡単に示されている）。

即ち （ｑ 信号Ａが論理「０」であり、レジスタ１３，１ご
において共にＶビットおよびＳＣビットが「１、０」で
ある場合。

この場合には、レジスタ１３および１ぎに夫夫キー情報
書替えアドレス情報がセットされ、夫々に対応した非有
効化処理が進行中であり、かつ更に非有効化処理を行な
うべき新しい第３のキー情報書替えアドレス情報が供給
されたことを意味している。

このため、上記第３のアドレス情報にもとすく非有効化
処理を行なうことができず主記憶装置１上のキー情報と
ＴＬＢ上のキー情報とが異なってしまうことから、図示
しない処理によってＴＬＢ９，９’上の全内容を抹消す
るようにする。

即ち、ＴＬＢ９，９’上には主記載装置１から改めてキ
ー情報を持込んでくるようにする。

そして、先にレジスタ１３および１．￥にセットされて
いるアドレス情報にもとすいた非有効化処理は強制的に
完了したものにしてしまう。

即ち両レジスタ１３，１３’におけるＶビットとＳＣビ
ットとを「１、■」にする。

０ 信号Ａが論理「０」であり、レジスタ１３，１３′
のいずれか一方においてＶビットおよびＳＣビットが「
１、Ｏ」でないものがある場合。

この場合、レジスタ１３または１３′のいずれか一方が
空いていることを意味する。

このため新しく与えられたアドレス情報ＳＳＫ ＡＤ
ＲＳをレジスタ１ ３ ． １ ３’のうち空き側にセ
ットされ、そのＶビットは論埋Ｉｌ」とされる。

これに伴な５ＴＬＢ９ ，９’に対する非有効化処理が
行なわれる。

勿論このとき主記憶装置１に対してキー情報の書替えが
行なわれる。

四）信号Ａが論理「１」である場合。

この場合には、先にレジスタ１３または１３′にセット
されて非有効化処理が行なわれつつあるアドレス情報Ｓ
ＳＫ ＡＤＲＳと同じ４Ｋのバイトのアドレス情報Ｓ
ＳＫ ＡＤＲＳが後続のＳＳＫ命令によって与えられ
たことを意味スる。

このため、該後続のＳＳＫ命令にもとずいてＴＬＢ９，
９’に対して非有効化処理を行なう必要はない。

したがって、該後続のＳＳＫ命令を発したデータ処理装
置が該後続のＳＳＫ命令にもとすいた主記憶装置１に対
するキー情報の書替えのみを行なえばよく、そのように
される。

上言（３）の処理の結果、２回分つづけてＳＳＫ命令が
発せられることになっても、主記憶装置１に対するキー
情報の書替えは２回分行なわれるが、長い処理時間を要
するＴＬＢ９，９’に対する非有効化処理は１回分のみ
で足りるようになり、処理時間が大幅に短縮される。

第６図はＳＳＫ命令に伴なう処理過程を表わすタイム・
チャートを表わしている。

即ち、命令のオペレーション・コード（ＯＰコート）ニ
よってＳＳＫ命令であることが解読されると、当該命令
のキー情報書替えアドレス情報にもとすいて主記憶装置
（ＭＳ ）１上でキー情報の書替えを行なう。

そして同時に第４図図示のレジスタ１３または１ｇに対
してアドレス情報ＳＳＫ ＡＤＲＳが供給されセット
される。

本発明の場合、第４図下半を参照して後述する如く、ア
クセス中断を解除してデータ処理装置の本来の処理とＴ
ＬＢ非有効化処理とを併行して行なってゆくようにする
。

即ち、レジスタ１３または１３′にアドレス情報ｓｓＫ
ＡＤＲｓがセットされたことにもとすいて、図示しな
い処理手段によってサーチ・アドレス情報 （ＳＥＡＲＣＨ ＡＤＲＳ，ｌが順次発生されてＴＬ
Ｂ９．９’の内容を＃Ｏ位置から存６３位置まで順に調
べてゆく。

勿論この間データ処理装置本来の処理の中断は解除され
ていて、該処理のためにＴＬＢ９，９’がアクセスされ
ることもあることは言うまでもない。

なお第６図において、Ｐ，Ｂ１，Ｂ２，ＲはＴＬＢ９，
９’をアクセスしてゆくタイミング・サイクルを表わし
ている。

再び第４図に戻って、上述の如く本発明の場合ＴＬＢ９
，９’に対する非有効処理とデータ処理装置本来の処理
とが併行して実行されるようになる。

そして該両者の処理に当っては共にＴＬＢ９，９’がア
クセスされた物理アドレス情報を求めることが行なわれ
る。

即ち、両者の処理が進むにつれてＴＬＢ９，９’から物
埋アドレス情報が読出されて、レジスタ１４にセットサ
れる。

該レジスタ１４の内容は比較回路１７または１８によっ
てレジスタ１３または１３′の内容と比較され、一致す
る場合には信号Ｂが論理「１」とされる。

該信号Ｂが論理ｒｌＪとなったことは、現に非有効化処
理を行ないつつある領域に対してアクセスがあったこと
を意味している。

該アクセスは、上記非有効化処理に伴なって行なわれた
アクセスである場合と、データ処理装置の本来の処理に
伴なって行なわれたアクセスである場合とがある。

そして前者の場合には言うまでもな＜ＴＬＢ９，ｇ上の
該当する４Ｋバイト分に対して非有効化を行なうことに
なり、後者の場合には非有効化処理中であれば非有効化
処理が完了するまで待つことが必要となる。

完了していれば、ＳＳＫＲの内容を無効にして処理を継
続する。

上記の点をまとめて記述すると次の如くなる。

即ち （Ｆ） 信号Ｂが論理「１」となった場合。

この場合、ＴＬＢ９，９’に対するアクセスが上述の非
有効化処理に伴なって行なわれたものであるときには、
ＴＬＢ９，９’上の該当する４Ｋバイト分に対して非有
効化を行なう。

また上記アクセスがデータ処理装置本来の処理に伴なっ
て行なわれたものであるときには次の如く行なわれる。

（Ｆ１）信号Ｂを論理「１」とする原因となった側のＳ
ＳＫレジスタ（即ちレジスタ１３または１３′のいずれ
か一方）のＳＣビットが論理「１」である場合。

この場合にはＴＬＢ９，９’上の非有効化処理は既に完
了している。

このことから、当該ＳＳＫレジスタ１３または１３′の
Ｖビットを論理ｒＯＪに戻した上で、データ処理装置本
来の処理に伴なうアクセスはそのまま続けられる。

（Ｆ２）信号Ｂを論理「１」とする原因となった側のＳ
ＳＫレジスタ（即ちレジスタ１３または１ぎのいずれか
一方）のＳＣビットが論理「０」である場合。

この場合にはＴＬＢ９，９’上の非有効化処理が未だ完
了していない。

このことから、現にＴＬＢに対して行なわれたアクセス
は、上記非有効化処理が終了するのを待って再アクセス
されるべきであり、そのように処理される。

（Ｑ 信号Ｂが論理ｒＯＪである場合。

この場合にはＳＳＫレジスタ１３または１３′の内容で
指示されている４Ｋバイト分の領域以外の領域に対して
、ＴＬＢ９，９’がアクセスされたことを意味する。

したがって、ＴＬＢ９，グに対するアクセスが上述の非
有効化処理に伴なって行なわれたものであるときには、
ＴＬＢ９，９′を調べてゆく処理を続行してゆ《ように
される。

また上記アクセスがデータ処理装置本来の処理に伴なっ
て行なわれたものであるときには、当該領域は上記非有
効化処理によっても非有効化されるはずでない領域であ
る。

このために該アクセスによって得られた物理アドレス情
報およびキー情報にもとすいて、データ処理装置は本来
の処理を実行してゆく。

以上説明した如く、本発明によればＳＳＫ命令が複数回
つづけて発せられる如き場合でも、該ＳＳＫ命令に伴な
って行なわれるＴＬＢ上のキー情報を非有効化する処理
を１回のみで足りるようにすることが可能となる。

またＳＳＫ命令によつて主記憶装置１に対応するキー情
報書替えが終了すれば、全データ処理装置において本来
の処理を上記非有効化処理と併行して実行することが可
能となる（勿論非有効化すべき４Ｋバイトに対してアク
セスが行なわれたときには待たされるが）。

この結果、従来のシステムにおいてＳＳＫ命令に伴なっ
て行なわれた処理時間にくらべて、データ処理装置にお
ける処理の中断は主記憶装置１に対するキー情報書変え
に要する期間のみで足りることになって、処理時間が大
幅に短縮される。

なお、上記実施例説明において、ＴＬＢ９，９’の同一
番地位置上に複数のキー情報記憶部８と１２あるいは『
と１ｚを用意した場合を説明した。

しかしＴＬＢ９，！ｌｒの有効利用をはかる点を無視す
れば、第３図図示の単位情報２に対するキー情報３と単
位情報７に対するキー情報ぎとを互に異なった番地位置
に格納しておき、ひきつづいて複数回発生するアドレス
情報ＳＳＫ ＡＤＲＳの最初のアドレス情報によって
上記異なった番地位置にある複数のキー情報３と３′と
を一緒に非有効化せしめるようにすることもできること
は言うまでもない。

【図面の簡単な説明】

第１図はバツファ・メモリ上にキー情報を格納したデー
タ処理装置の構成と問題点とを説明する説明図、第２図
はＴＬＢ上にキー情報を格納したデータ処理装置の構成
と問題点とを説明する説明図、第３図は本発明に用いる
データ処理装置の一実施例構成、第４図は本発明のキー
情報書替え命令処理方式の主要部の一実施例構成、第５
図は本発明による処理を説明する説明図、第６図は本発
明による処理のタイム・チャートを示す。 図中１は主記憶装置、２，７は夫々予め定められた単位
情報、３，３′は夫々キー情報、４はデータ処理装置、
５はバツファ・メモリ、８，８′は夫夫キー情報記憶部
、９，９′は夫々ＴＬＢ、１３，１３′は夫々キー情報
書替えアドレス・レジスタ、１４は物理アドレス・レジ
スタ、１５ないし１８は夫々比較回路を表わす。

Claims (1)

1. 【特許請求の範囲】 １ 予め定められた単位情報に対して附与されたキー情
   報を当該単位情報と共に対にして格納する主記憶装置、
   および与えられた論理アドレス情報を物理アドレス情報
   に変換する高速アドレス変換用バツファをそなえ、上記
   キー情報が与えられるデータの大きさと上記高速アドレ
   ス変換用バッファに用意されるアドレス変換表に対応す
   るデータの大きさとが異なるデータ処理装置を含む情報
   処理システムにおいて、上記キー情報を格納するキー情
   報記憶部を上記高速アドレス変換用バッファ上にもうけ
   ると共に、上記主記憶装置において上記キー情報を書替
   えるキー情報書替えアドレス情報をセットするレジスタ
   、該レジスタの内容にもとづき上記高速アドレス変換用
   バツファ中の少な《とも上記キー情報記憶部の内容を非
   有効化する処理手段、および上記レジスタの内容と上記
   キー情報書替えアドレス情報に後続する後続キー情報書
   替えアドレス情報とを比較するアドレス比較回路をもう
   け、上記キー情報書替えアドレス情報にもとづき上記キ
   ー情報記憶部内の内容を非有効状態に変更する処理の間
   又は処理後、キー情報記憶部内の内容を非有効状態に変
   更する上記後続キー情報書替えアドレス情報が与えられ
   たとき、上記比較回路出力によって、上記後続キー情報
   書替えアドレス情報にもとづく上記非有効化処理を行な
   わないように制御することを特徴とするキー情報書替え
   命令処理方式。 ２ 上記非有効化処理は、上記データ処理装置の本来の
   処理と併行して行なわれることを特徴とする特許請求の
   範囲第１項記載のキー情報書替え命令処理方式。