JPS5839062A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS5839062A JPS5839062A JP56136998A JP13699881A JPS5839062A JP S5839062 A JPS5839062 A JP S5839062A JP 56136998 A JP56136998 A JP 56136998A JP 13699881 A JP13699881 A JP 13699881A JP S5839062 A JPS5839062 A JP S5839062A
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- JP
- Japan
- Prior art keywords
- silicon
- region
- sapphire
- semiconductor device
- boundary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、絶縁層上に設けられた半導体装置とその製
造方法、特に微細化された絶縁層上の半ヤ（α−Ａｌｚ
Ｏｓ）単結晶基板上にエピタキシャル成長された半導体
層く形成されたＭＯＳ型半導体装うには７ラン（８ｉＨ
４）の熱分解により１０００℃程度の温度を用い，使用
されるシリコン膜の厚さは０、６ｊｍ〜１．Ｏｊｍｉｉ
度である。結晶成長の初期段階に島状にシリコン粒子が
付着する核成長の過根でサファイヤ基板からＭ２Ｏ（ガ
ス）が生成され、これがシリコン膜に導入されること、
及びサファイヤ面とシリコン面の原子配列の不一致によ
り。
造方法、特に微細化された絶縁層上の半ヤ（α−Ａｌｚ
Ｏｓ）単結晶基板上にエピタキシャル成長された半導体
層く形成されたＭＯＳ型半導体装うには７ラン（８ｉＨ
４）の熱分解により１０００℃程度の温度を用い，使用
されるシリコン膜の厚さは０、６ｊｍ〜１．Ｏｊｍｉｉ
度である。結晶成長の初期段階に島状にシリコン粒子が
付着する核成長の過根でサファイヤ基板からＭ２Ｏ（ガ
ス）が生成され、これがシリコン膜に導入されること、
及びサファイヤ面とシリコン面の原子配列の不一致によ
り。
シリコン膜中は１０９〜１０Ｉ０／ｃｄの密度の結晶欠
陥が導入され、この結晶欠陥は／リコンーサファイヤ界
面に近ずくにつれて指数関数的に増加する。
陥が導入され、この結晶欠陥は／リコンーサファイヤ界
面に近ずくにつれて指数関数的に増加する。
そして、このような結晶欠陥密度は０．２〜０．３μｍ
程度あるいはそれ以下の薄いンリコン薄膜でも存在する
。
程度あるいはそれ以下の薄いンリコン薄膜でも存在する
。
ところで、このような結晶欠陥は禁止帯に深いレベルを
形成し、生成−再結合の中心となり、ｐ１接合の空乏ｊ
−中の生成・再結合電流増大、キャリヤ散乱中心になり
特に電子移動度の低下の原因となる。
形成し、生成−再結合の中心となり、ｐ１接合の空乏ｊ
−中の生成・再結合電流増大、キャリヤ散乱中心になり
特に電子移動度の低下の原因となる。
一方、半導体集積回路は微細化され、高集積化されてき
ており、ＳＯ８集積回路も同じである。
ており、ＳＯ８集積回路も同じである。
ＭＯ８半導体装置の場合、通常は比例縮小側に従い、チ
ャネル巾、チャネル長、ゲート酸化膜は比例して縮小さ
れる。これらに従って、ＳＯ８ＭＯｆ９集積回路を考え
た場合には、シリコン膜厚も薄くする必要がある。例と
してチャネル長１μｍ程度のＶＬ８ Ｉ （Ｖｅｒｙ
Ｌａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ ）
では、シリコン膜厚は０．３μｍ程度を使用す名ことが
考えられる。このような薄いシリコン膜を使用して。
ャネル巾、チャネル長、ゲート酸化膜は比例して縮小さ
れる。これらに従って、ＳＯ８ＭＯｆ９集積回路を考え
た場合には、シリコン膜厚も薄くする必要がある。例と
してチャネル長１μｍ程度のＶＬ８ Ｉ （Ｖｅｒｙ
Ｌａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ ）
では、シリコン膜厚は０．３μｍ程度を使用す名ことが
考えられる。このような薄いシリコン膜を使用して。
ＳＯ８ＭＯａ 型半導体装置を製作する場合次のような
不都合な点がある。
不都合な点がある。
（１） シリコ、ン膜厚が薄いため、結晶欠陥が多く
、結晶の品質が悪い。このため移動度が低い。例えば、
−正孔、電子移動反共膜厚が薄くなると低下す
るが、特に電子移動度の低Ｆが着しい。
、結晶の品質が悪い。このため移動度が低い。例えば、
−正孔、電子移動反共膜厚が薄くなると低下す
るが、特に電子移動度の低Ｆが着しい。
（２）シきい値電圧が薄膜になるに従って大きくなる。
これは第１図に示すようにｐ＋ ’両チャネルとも同
じであり原因はＰチャネルトランジスタテハｌｌいドナ
ー準位、ｎチャネルトランジスタでは深いアクセプタ準
位が結晶欠陥に起因して多くなるためと考えられる。こ
のように深い準位が多くなることは、しきい値電圧のバ
ラツキが大きくなることを意味し、微細デバイスのしき
い値電圧の精密制御ｔ−困−にする。
じであり原因はＰチャネルトランジスタテハｌｌいドナ
ー準位、ｎチャネルトランジスタでは深いアクセプタ準
位が結晶欠陥に起因して多くなるためと考えられる。こ
のように深い準位が多くなることは、しきい値電圧のバ
ラツキが大きくなることを意味し、微細デバイスのしき
い値電圧の精密制御ｔ−困−にする。
Ｌ３） シリコン−サファイヤ界面に存在する界面準
位（正に帯電）の影響で、パックチャネル″ＩＩＥＩ５
！がＮＭＯ８）ランジスタで現われる。
位（正に帯電）の影響で、パックチャネル″ＩＩＥＩ５
！がＮＭＯ８）ランジスタで現われる。
また、この界面準位電荷はＮＭＯ８トランジスタでは薄
いシリコン膜（チャネル領域）を空乏層化し、シリコン
表面にまで電気的影響を及ぼす。
いシリコン膜（チャネル領域）を空乏層化し、シリコン
表面にまで電気的影響を及ぼす。
このシリコン−サファイヤ界面準位ハ１ｏ１１／ｃ１１
〜１０”／ｄ存在し、このような大きな界面単位のため
バックチャネルリーク電流、しきい値電圧、変換コンダ
クタンス等のトランジスタのパラメータを精密に制御す
ることが困ＪＩＩＩＫなる。
〜１０”／ｄ存在し、このような大きな界面単位のため
バックチャネルリーク電流、しきい値電圧、変換コンダ
クタンス等のトランジスタのパラメータを精密に制御す
ることが困ＪＩＩＩＫなる。
また、シリコン−サファイヤ界面に、Ｐｕｎ接合が存在
する場合には結晶品質が悪いためこの領域のｐ−ｎ接合
逆方向破壊耐圧を低下させ、良好な耐圧のデバイス、又
は高耐圧デバイスができなくなる。
する場合には結晶品質が悪いためこの領域のｐ−ｎ接合
逆方向破壊耐圧を低下させ、良好な耐圧のデバイス、又
は高耐圧デバイスができなくなる。
薄いシリコン頃を使用して、ＳＯ８ＭＯＳ ＶＬ８Ｉを
達成しようとすると、主に以上のような問題点が生じて
くる。
達成しようとすると、主に以上のような問題点が生じて
くる。
本発明は、上記点に鑑みなされたもので、絶縁層上に形
成されたＭＯ８ｆｉ半導体装置において。
成されたＭＯ８ｆｉ半導体装置において。
前記絶縁１−上に形成された半導体層の結晶゛欠陥密度
が厚さ方向に渡って一様かあるいは、前記絶縁層と前記
半導体層界面に向かって減少することによって、従来に
比ベトレイン・リーク電流が大幅に減少し、ソース・ド
レイン領域の拡散長を浅く形成でき、デバイス特性の良
好な半導体装置とその製造方法を提供することを目的と
するものである。
が厚さ方向に渡って一様かあるいは、前記絶縁層と前記
半導体層界面に向かって減少することによって、従来に
比ベトレイン・リーク電流が大幅に減少し、ソース・ド
レイン領域の拡散長を浅く形成でき、デバイス特性の良
好な半導体装置とその製造方法を提供することを目的と
するものである。
以下、図面を参照して本発明を実施例に基き詳まず、第
２図葎）に示すように絶縁基板、例えばサファイヤ基板
（１）上ＫＯ１３μｍのシリコン膜（２）を、８ｊＨ４
（シラン）の熱分鱗によりエピタキシャル成長させる。
２図葎）に示すように絶縁基板、例えばサファイヤ基板
（１）上ＫＯ１３μｍのシリコン膜（２）を、８ｊＨ４
（シラン）の熱分鱗によりエピタキシャル成長させる。
次に第２図（ｂ）に示すようにシリコン・す７アイヤ界
面に２００ ｋ ｖ、１．５ Ｘ １０”／ｃｓｆ（７
） （ｒ）注入条件でシリコンをイオン注入し、この界
面を非晶質化する。次に［２図（ｃ）に示すように熱処
理により、シリコン表面の結晶性の良好な領域を。
面に２００ ｋ ｖ、１．５ Ｘ １０”／ｃｓｆ（７
） （ｒ）注入条件でシリコンをイオン注入し、この界
面を非晶質化する。次に［２図（ｃ）に示すように熱処
理により、シリコン表面の結晶性の良好な領域を。
固相エピタキシャル成長の櫨として、非晶質領域を単結
晶化する。これＫよりシリコン・サファイヤ界ｒＭ領域
の結晶性が改善される。
晶化する。これＫよりシリコン・サファイヤ界ｒＭ領域
の結晶性が改善される。
次に第２図（ｄ）Ｋ示すよ’）Ｋ９０ｋｅＶ、２．５ｘ
ｌＯ”／ａ１１のイオン注入条件により、シリコン膜表
面にシリコンをイオン注入し、非晶質化し、次に第２図
ｔｅ）に示すように熱処理を行なうことにより、シリコ
ン・サファイヤ界面領域から、固相エピタキシャル成長
させる。
ｌＯ”／ａ１１のイオン注入条件により、シリコン膜表
面にシリコンをイオン注入し、非晶質化し、次に第２図
ｔｅ）に示すように熱処理を行なうことにより、シリコ
ン・サファイヤ界面領域から、固相エピタキシャル成長
させる。
上記方法では、二回の同相エピタキシャル成長を行った
が、シリコン・サファイヤ界面、７９１７表面の固相エ
ピタキシャル成長を交互に、または片方だけ、または適
当に混ぜて多数回行なってもよい。
が、シリコン・サファイヤ界面、７９１７表面の固相エ
ピタキシャル成長を交互に、または片方だけ、または適
当に混ぜて多数回行なってもよい。
次に本発明を絶縁基板上に形成されたＣＭＯＳトランジ
スタに応用し九実廁例に基づき説明する。
スタに応用し九実廁例に基づき説明する。
＄３図乃至第５図は、本発明を説明するための断［ｆｉ
ｗｔ略図である。ｔｓ３図は絶縁基板α呻にＣＭＯＳト
ランジスタが形成され九実施例、第４図は絶縁基板ｕｌ
上に絶縁層Ｉを介してＣＭＯＳトランジスタを形成した
実施例、第５図は第４図に示す構造にさらに絶縁層Ｏの
を介してＣＭＯＳトランジスタを形成した三次元集積回
路を示す実施例である７、第３図乃至第５図において０
は素子分−領域、ＱＪ） ＱＪはソース、及びドレイン
領域を示す。
ｗｔ略図である。ｔｓ３図は絶縁基板α呻にＣＭＯＳト
ランジスタが形成され九実施例、第４図は絶縁基板ｕｌ
上に絶縁層Ｉを介してＣＭＯＳトランジスタを形成した
実施例、第５図は第４図に示す構造にさらに絶縁層Ｏの
を介してＣＭＯＳトランジスタを形成した三次元集積回
路を示す実施例である７、第３図乃至第５図において０
は素子分−領域、ＱＪ） ＱＪはソース、及びドレイン
領域を示す。
第３図乃至！ｓ５図に於いてしきい値電圧を制御する丸
めにＮＭＯ８トランジスタな１）については、ボロン（
２）をゲート酸化膜（至）の下側のシリコン膜領域（至
）にイオン注入し、また、ＰＭＯ８）ランジスタ（至）
についてはリン、ヒ素、ボロン−をそれぞれ種々のイオ
ン注入条件（加速電圧、イオン注入ドーズ量）により、
ゲート酸化膜（ハ）の下側のシリコン膜領域にイオン注
入した。また、ゲート電極（至）の構造として人！、多
結晶シリコン（ｎ＋型あるいはｐ＋１１）、ｔ ｆｌ−
Ｍｏ８ｉ、、 ％Ｖｓｉ、、 ＴｌＳｉ２． ＴｉＳｉ
２等（１） 各１１１７リサイド、さらにＭｏ、Ｗ等の
各種高融点金属ゲート等を形成する。そしてしきい値電
圧の制御には上記１Ｓ禰ゲート構造の仕事函数の大きさ
を考慮してイオン注入条件（加速電圧、ドーズ量、イオ
ン注入不純゛吻）を変化させた。更に、プロセス中の熱
処理温度、熱処理時間も種々変えて形成した。
めにＮＭＯ８トランジスタな１）については、ボロン（
２）をゲート酸化膜（至）の下側のシリコン膜領域（至
）にイオン注入し、また、ＰＭＯ８）ランジスタ（至）
についてはリン、ヒ素、ボロン−をそれぞれ種々のイオ
ン注入条件（加速電圧、イオン注入ドーズ量）により、
ゲート酸化膜（ハ）の下側のシリコン膜領域にイオン注
入した。また、ゲート電極（至）の構造として人！、多
結晶シリコン（ｎ＋型あるいはｐ＋１１）、ｔ ｆｌ−
Ｍｏ８ｉ、、 ％Ｖｓｉ、、 ＴｌＳｉ２． ＴｉＳｉ
２等（１） 各１１１７リサイド、さらにＭｏ、Ｗ等の
各種高融点金属ゲート等を形成する。そしてしきい値電
圧の制御には上記１Ｓ禰ゲート構造の仕事函数の大きさ
を考慮してイオン注入条件（加速電圧、ドーズ量、イオ
ン注入不純゛吻）を変化させた。更に、プロセス中の熱
処理温度、熱処理時間も種々変えて形成した。
本Ｑ明において例えば製作したＭｏｓトランジスタのチ
ャネル長は０．３ｍｍ〜２ｓｍ、（、きい値電圧の設定
値は、Ｐ、ＮＭＯ８トランジスタについて、そレーｔ’
レ−０，１Ｖ 〜−１，ＯＶ、 ＋０．１ Ｖ 〜＋１
．０Ｖ−ｔ’アル。
ャネル長は０．３ｍｍ〜２ｓｍ、（、きい値電圧の設定
値は、Ｐ、ＮＭＯ８トランジスタについて、そレーｔ’
レ−０，１Ｖ 〜−１，ＯＶ、 ＋０．１ Ｖ 〜＋１
．０Ｖ−ｔ’アル。
本発明はクリコン・イオン注入後熱アニールによって固
相結晶成長を行なう技術とさらにこの工程ののちシリコ
ン・サファイヤ界面に、ソース・ドレーンと逆導電形不
純物を導入することにより今までにない性能のＭＯ８／
ＳＯ８）ランジスタを得ることである。次に本発明によ
る利点を列挙すると４、 ＋１） ドレーン・す〜り電流がＰＭＯ８，Ｎ、ＪＯ
８共にシリコン・サファイヤ界面に、ソース・ドレーン
領域と逆形の不純物を導入した場合に比べて。
相結晶成長を行なう技術とさらにこの工程ののちシリコ
ン・サファイヤ界面に、ソース・ドレーンと逆導電形不
純物を導入することにより今までにない性能のＭＯ８／
ＳＯ８）ランジスタを得ることである。次に本発明によ
る利点を列挙すると４、 ＋１） ドレーン・す〜り電流がＰＭＯ８，Ｎ、ＪＯ
８共にシリコン・サファイヤ界面に、ソース・ドレーン
領域と逆形の不純物を導入した場合に比べて。
１／１００〜１／１０００に減少した。
（２） トレー７・ブレークダウン特性が、シャープ
なハードブレークダウン特性をますようになった。
なハードブレークダウン特性をますようになった。
（３） デバイスプロセス中の熱理温度１時間を同じ
にして、デバイスを製作し九場合にＰ ｉＶＯＳ 、
ＮＭＯ８共に７リコンサフアイヤ界面にソース・ドレー
ン領域と逆導電形の不純物を導入した場合に比べて、ソ
ース・ドレーン領域の拡散長（Ｘｉ ）が浅くなり九。
にして、デバイスを製作し九場合にＰ ｉＶＯＳ 、
ＮＭＯ８共に７リコンサフアイヤ界面にソース・ドレー
ン領域と逆導電形の不純物を導入した場合に比べて、ソ
ース・ドレーン領域の拡散長（Ｘｉ ）が浅くなり九。
コノコとは、今後ノ嶺細化ＭＯ８／ＳＯ８ＶＬ８Ｉを裏
作する場合に浅いｘノが必要であり短チヤネルデバイス
の制御性より製作技術として工業的に重要となる。
作する場合に浅いｘノが必要であり短チヤネルデバイス
の制御性より製作技術として工業的に重要となる。
（４） ソース・ドレーン領域と逆導電形の不純物を
導入して、固相エピタキシャル技術゛を導入することＫ
より固相成長が低温かつ、短時間で行うことができる。
導入して、固相エピタキシャル技術゛を導入することＫ
より固相成長が低温かつ、短時間で行うことができる。
このようにデバイス時性が著しく改善された理由につい
ては、現時点では明解になっていないが。
ては、現時点では明解になっていないが。
以下の理由が考えられる、
（ａ） シリコン・イオン注入後熱処理する固相エピ
タキシャルエ楊によりシリコン・サファイヤ界面にアク
セプタ雛の界面単位ができ、ＰＭＯ８ではシリコン・サ
ラ１イヤ界面にソース・ドレーンと逆導電形のドナー形
の不純物を導入することと固相エピタキシャルエ橿によ
りリーク電流が低減され、ＮＭＯ８ではアクセグタ瑠不
純物の導入と固相エビタキシャル工程と、上記のサファ
イヤ・／リコン界面に生ずるアクセプタ４′ｊ￥面準位
の生成が相まってリーク電流が低減されたものと考えゆ
れる。。
タキシャルエ楊によりシリコン・サファイヤ界面にアク
セプタ雛の界面単位ができ、ＰＭＯ８ではシリコン・サ
ラ１イヤ界面にソース・ドレーンと逆導電形のドナー形
の不純物を導入することと固相エピタキシャルエ橿によ
りリーク電流が低減され、ＮＭＯ８ではアクセグタ瑠不
純物の導入と固相エビタキシャル工程と、上記のサファ
イヤ・／リコン界面に生ずるアクセプタ４′ｊ￥面準位
の生成が相まってリーク電流が低減されたものと考えゆ
れる。。
（ｂ） デバイスプロセスを経たシリコン膜について
、バックスキャタリングとステップエツチング法により
シリコン膜中の結晶欠陥密度の深さ方向依存性が本発明
によればシリコン膜全体に渡ってはｙ一定の結晶欠陥密
度か、あるいは、シリコンサファイヤ界面からシリコン
膜表面に向って結晶欠陥密度が減少する傾向にあった。
、バックスキャタリングとステップエツチング法により
シリコン膜中の結晶欠陥密度の深さ方向依存性が本発明
によればシリコン膜全体に渡ってはｙ一定の結晶欠陥密
度か、あるいは、シリコンサファイヤ界面からシリコン
膜表面に向って結晶欠陥密度が減少する傾向にあった。
これは７リコン・サファイヤ界面にソース・ドレーン領
域と逆導電形の不純物を導入することと、固相エピタキ
シィとの両方が物理的、化学的に作用して達成されドレ
ーン、ブレークダウン特性の改善、ソース・ドレーン領
域の拡散長、Ｃｘｊ）が浅くなったことに結びついたと
思われる。
域と逆導電形の不純物を導入することと、固相エピタキ
シィとの両方が物理的、化学的に作用して達成されドレ
ーン、ブレークダウン特性の改善、ソース・ドレーン領
域の拡散長、Ｃｘｊ）が浅くなったことに結びついたと
思われる。
以上述べてきたデバイスプロセスは一例であフて、本発
明で与えられる構造の範囲を逸脱しない限りにおいてい
かなるプロセスを採用しても良い。
明で与えられる構造の範囲を逸脱しない限りにおいてい
かなるプロセスを採用しても良い。
すなわち、構造としてシリコン膜の結晶欠陥密度が、膜
全体に渡って一定かあるいは、シリコン・丈ファイヤ界
面から表面に向って増加する構造になってお峠、ま大食
くともシリコン・サファイヤ界面にはソース、ドレーン
領域と逆導電形の不純物が導入されていることを特徴と
する電界効果型半導体素子である。
全体に渡って一定かあるいは、シリコン・丈ファイヤ界
面から表面に向って増加する構造になってお峠、ま大食
くともシリコン・サファイヤ界面にはソース、ドレーン
領域と逆導電形の不純物が導入されていることを特徴と
する電界効果型半導体素子である。
その製作法としては、今まで述べた通常の方法の他にダ
ート酸化膜、又はゲート金属形成袋、シ・ リコンを高
加速電圧で、シリコン・サファイヤ界面へイオン注入す
る方法もあり、また、シリコン・サファイヤ界面の不純
物の導入法としては、プロセスのどの工程でも良いが、
イオン注入法、熱拡散法、また分子線エピタキシーによ
り、結晶成長の初期の段階に不ｉ４物を導入する方法で
もＩＴ能である＝ 特に分子線エピタキシーを用いるとシリコン膜中の不純
物分布を自由に変えることができるため。
ート酸化膜、又はゲート金属形成袋、シ・ リコンを高
加速電圧で、シリコン・サファイヤ界面へイオン注入す
る方法もあり、また、シリコン・サファイヤ界面の不純
物の導入法としては、プロセスのどの工程でも良いが、
イオン注入法、熱拡散法、また分子線エピタキシーによ
り、結晶成長の初期の段階に不ｉ４物を導入する方法で
もＩＴ能である＝ 特に分子線エピタキシーを用いるとシリコン膜中の不純
物分布を自由に変えることができるため。
シリコン表面に不純物濃度の小さい、即ちキャリヤの不
純物散乱の小さい領域を形成でき、これをチャネルとし
て使用できる場合には、高移動度のＳＯＳデバイスを構
成することができる。
純物散乱の小さい領域を形成でき、これをチャネルとし
て使用できる場合には、高移動度のＳＯＳデバイスを構
成することができる。
また以上の半導体膜形成法の他、成子線アニール、レー
ザーアニール、ＲＦアニールＩｔＣヨリ半導体膜を所望
の構成に形成することもできる。
ザーアニール、ＲＦアニールＩｔＣヨリ半導体膜を所望
の構成に形成することもできる。
さらに、シリコン・サファイヤ界面領域に導入する不純
物としては、ＰＭＯ８についてはリン、ヒ素、アンチモ
ン窒素等のドナー型不純物が考えられるが望ましくは拡
散係数の小さいヒ素、アンチモン等が良い。ＮＭＯ８に
ついては普通ボロンが考えられるがアルミニューム、ガ
リウム等でも良い。
物としては、ＰＭＯ８についてはリン、ヒ素、アンチモ
ン窒素等のドナー型不純物が考えられるが望ましくは拡
散係数の小さいヒ素、アンチモン等が良い。ＮＭＯ８に
ついては普通ボロンが考えられるがアルミニューム、ガ
リウム等でも良い。
また上記実施例では絶縁基板としてサファイヤ、半導体
膜としてシリコンを考えたが、その他に絶縁基板として
スピネル、石英、ガラス、ＳｉＯ□膜、Ｓｉ、Ｎ、膜（
あるいはこれらを含んだ多層絶縁膜）。
膜としてシリコンを考えたが、その他に絶縁基板として
スピネル、石英、ガラス、ＳｉＯ□膜、Ｓｉ、Ｎ、膜（
あるいはこれらを含んだ多層絶縁膜）。
アルミナ（ｋ１２０３） 、ＣｅＯ２等が考えられる。
半導体膜としてはＧａ ＋ＧａＡｓ 、 ＧａＰのｉ−
ｖ族化合会半導体、更に他の三元素、三元素、多元素化
合物半導体が考えられる。化合物半導体の場合には、そ
れに合わせてドナー型、アクセプタ型不純物を選ぶこと
ができる。
ｖ族化合会半導体、更に他の三元素、三元素、多元素化
合物半導体が考えられる。化合物半導体の場合には、そ
れに合わせてドナー型、アクセプタ型不純物を選ぶこと
ができる。
さらに、薄膜を堆積した三次元集積回路も考えられる。
この場合は、絶縁層の上に、多結晶半導体層または非晶
′ｌＬ＃ｐ−導体層を堆積し１本発明の工程を経て半導
体装置を形成する。
′ｌＬ＃ｐ−導体層を堆積し１本発明の工程を経て半導
体装置を形成する。
また、更に多層の半導体層を堆積しても良い。
この場合は、本発明の主旨に準じ良好な多層構造三次元
集積回路が形成できる。
集積回路が形成できる。
第１図は、シリコン膜厚とＰＭＯ８，ＮＭＯ８）う第３
図乃至第５図は本発明をＣＭＯ８）う／ジスタに適用し
た実施例を示す断面概略図である。 １．１０・・・絶縁基板、 ２ ・・・・・・・・・半導体層、 １１．１２・・・絶縁層、 １３・・・・・・・・・素子分子ａ領域、１４．１５・
・・ソースまたはドレイン領域、２１・・・・・・・・
・ＮＭＯ８トランジスタ、２２．２６・・・不純物導入
値域、 ２３・・・・・・・・・ダート酸化膜、２４・・・・・
・・・・シリコン膜領域、２５・・・・・・・・・ＰＭ
Ｏ８）ランジスタ、２８・・・・・・・・・ ゲート電
極。 （７３１７）代理人 弁理士 則 近 憲 佑（ほか１
名）７１図 θ θ、２ ρ、４ θ、５ ６．８５
ｊ隈厚−） 第２図 第３図 第４図 ＄５図
図乃至第５図は本発明をＣＭＯ８）う／ジスタに適用し
た実施例を示す断面概略図である。 １．１０・・・絶縁基板、 ２ ・・・・・・・・・半導体層、 １１．１２・・・絶縁層、 １３・・・・・・・・・素子分子ａ領域、１４．１５・
・・ソースまたはドレイン領域、２１・・・・・・・・
・ＮＭＯ８トランジスタ、２２．２６・・・不純物導入
値域、 ２３・・・・・・・・・ダート酸化膜、２４・・・・・
・・・・シリコン膜領域、２５・・・・・・・・・ＰＭ
Ｏ８）ランジスタ、２８・・・・・・・・・ ゲート電
極。 （７３１７）代理人 弁理士 則 近 憲 佑（ほか１
名）７１図 θ θ、２ ρ、４ θ、５ ６．８５
ｊ隈厚−） 第２図 第３図 第４図 ＄５図
Claims (3)
- （１） 絶縁層上に形成されたＭＯ８型半導体装置に
おいて、前記絶縁層上に形成された半導体層の結晶欠陥
密度が厚さ方向に渡って一様かあるいは。 前記絶縁層と前記半導体層界面に向かって減少すること
を特徴とする半導体装置。 - （２）前記ＭＯ８型半導体装置のチャネル領域の少なく
とも一部にソース、ドレーン領域と逆導電型の不純物領
域が形成されていることを特徴とする特許 - （３）絶縁層上に半導体層を形成する工程と、前記絶縁
層と前記半導体層界面に、前記半導体層を構成する原子
の少なくとも１つのイオンを注入し、第１の非晶質領域
を形成する工程と、この第１の非晶質領域を第１の単結
晶基板上に変換する工程と、前記半導体層表面を前記イ
オンｙ注入することによって第２の非晶質領域に変換す
る工程と。 この第２の非晶質領域を前記第１の単結晶鎖酸からの同
相エピタキシャル成長によって１８２の単結晶領域に変
換する工程とを具備したことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136998A JPS5839062A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136998A JPS5839062A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839062A true JPS5839062A (ja) | 1983-03-07 |
Family
ID=15188395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136998A Pending JPS5839062A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068654A (ja) * | 1983-08-25 | 1985-04-19 | Tadahiro Omi | 半導体集積回路 |
| JPH02110968A (ja) * | 1987-11-16 | 1990-04-24 | Crystallume | 半導体素子及びその製作方法並びに多層半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146276A (ja) * | 1974-05-13 | 1975-11-22 | ||
| JPS5429583A (en) * | 1977-08-10 | 1979-03-05 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor |
| JPS5667923A (en) * | 1979-11-07 | 1981-06-08 | Toshiba Corp | Preparation method of semiconductor system |
-
1981
- 1981-09-02 JP JP56136998A patent/JPS5839062A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146276A (ja) * | 1974-05-13 | 1975-11-22 | ||
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| JPS5667923A (en) * | 1979-11-07 | 1981-06-08 | Toshiba Corp | Preparation method of semiconductor system |
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|---|---|---|---|---|
| JPS6068654A (ja) * | 1983-08-25 | 1985-04-19 | Tadahiro Omi | 半導体集積回路 |
| JPH02110968A (ja) * | 1987-11-16 | 1990-04-24 | Crystallume | 半導体素子及びその製作方法並びに多層半導体装置 |
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