JPH04264724A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH04264724A JPH04264724A JP3045435A JP4543591A JPH04264724A JP H04264724 A JPH04264724 A JP H04264724A JP 3045435 A JP3045435 A JP 3045435A JP 4543591 A JP4543591 A JP 4543591A JP H04264724 A JPH04264724 A JP H04264724A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、珪素酸化膜などの絶縁
膜上に単結晶珪素層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板
の製造方法に関するものである。
膜上に単結晶珪素層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板
の製造方法に関するものである。
【０００２】
【従来の技術】従来から用いられているこの種の半導体
基板の製造方法の一例の断面図を図７に示す。すなわち
図７（ａ）に示すように半導体基板１の第１の面７より
酸素イオン（Ｏ＋ ）を注入する。このときのＯ＋ 注
入条件は、例えば加速エネルギー２００ＫｅＶ ，イオ
ン注入量２．０×１０１８ｃｍ−２である。これにより
、図７（ｂ）に示すように半導体基板１中に第１の酸化
珪素膜３が形成される。図７（ｃ）は図７（ｂ）の半導
体基板１の酸素の珪素に対する原子数比（Ｏ／Ｓｉ）を
半導体基板１の第１の面７からの深さで示したものであ
る。図７（ｃ）において、第１の酸化珪素膜３に対応す
る領域５はＯ／Ｓｉ＝２でＳｉＯ２ が形成される。
基板の製造方法の一例の断面図を図７に示す。すなわち
図７（ａ）に示すように半導体基板１の第１の面７より
酸素イオン（Ｏ＋ ）を注入する。このときのＯ＋ 注
入条件は、例えば加速エネルギー２００ＫｅＶ ，イオ
ン注入量２．０×１０１８ｃｍ−２である。これにより
、図７（ｂ）に示すように半導体基板１中に第１の酸化
珪素膜３が形成される。図７（ｃ）は図７（ｂ）の半導
体基板１の酸素の珪素に対する原子数比（Ｏ／Ｓｉ）を
半導体基板１の第１の面７からの深さで示したものであ
る。図７（ｃ）において、第１の酸化珪素膜３に対応す
る領域５はＯ／Ｓｉ＝２でＳｉＯ２ が形成される。
【０００３】従来から用いられているこの種の半導体基
板の製造方法の他の例の断面図を図８に示す。図８（ａ
）は図７（ａ）に示したものと同一の半導体基板１であ
る。図８（ａ）の半導体基板１の第１の面７の一部にマ
スク８を設け（図８（ｂ））、これをマスクにして第１
の面７のうち、マスク８で覆われていない第３の面１０
から第２の面９に向けて第１の珪素半導体層２，第１の
酸化珪素膜３，第２の珪素半導体層４の一部を順次除去
する（図８（ｃ））。その後、図８（ｃ）の露出した第
４の面１１およびマスク８の上に珪素を堆積し、ｎ＋
層（１２，１３），ｎ層（１４，１５）を形成する（図
８（ｄ））。
板の製造方法の他の例の断面図を図８に示す。図８（ａ
）は図７（ａ）に示したものと同一の半導体基板１であ
る。図８（ａ）の半導体基板１の第１の面７の一部にマ
スク８を設け（図８（ｂ））、これをマスクにして第１
の面７のうち、マスク８で覆われていない第３の面１０
から第２の面９に向けて第１の珪素半導体層２，第１の
酸化珪素膜３，第２の珪素半導体層４の一部を順次除去
する（図８（ｃ））。その後、図８（ｃ）の露出した第
４の面１１およびマスク８の上に珪素を堆積し、ｎ＋
層（１２，１３），ｎ層（１４，１５）を形成する（図
８（ｄ））。
【０００４】
【発明が解決しようとする課題】しかしながら、図７で
説明した半導体基板の製造方法によると、多量のＯ＋
を注入するために図７（ｂ）の第１の酸化珪素膜３の上
下には酸素原子（Ｏ）を多量に含む領域６が同時に形成
される。これが図７（ｂ）の第１の珪素半導体層２中お
よび第２の珪素半導体層４中に多数の結晶欠陥１７を発
生させる。この欠陥は、その後、高温熱処理を施しても
残存する（結晶欠陥密度１０８ 〜１０９ ｃｍ−２）
ため、結晶性の良好なＳＯＩ構造を有する半導体基板が
得られなかった。このため、半導体基板１中には高性能
な相補型のＭＩＳ型トランジスタが形成できないという
問題があった。また、図８で説明した半導体基板の製造
方法によると、第２の珪素半導体層４には多数の結晶欠
陥１７が存在しているため、ｎ＋ 層１２およびｎ層１
４は単結晶であるものの、この単結晶中には多数の結晶
欠陥２０が存在し、良好な結晶が得られなかった。この
ため、図８のｎ＋ 層１２およびｎ層１４の領域に高性
能なバイポーラトランジスタを製作することができない
という問題があった。
説明した半導体基板の製造方法によると、多量のＯ＋
を注入するために図７（ｂ）の第１の酸化珪素膜３の上
下には酸素原子（Ｏ）を多量に含む領域６が同時に形成
される。これが図７（ｂ）の第１の珪素半導体層２中お
よび第２の珪素半導体層４中に多数の結晶欠陥１７を発
生させる。この欠陥は、その後、高温熱処理を施しても
残存する（結晶欠陥密度１０８ 〜１０９ ｃｍ−２）
ため、結晶性の良好なＳＯＩ構造を有する半導体基板が
得られなかった。このため、半導体基板１中には高性能
な相補型のＭＩＳ型トランジスタが形成できないという
問題があった。また、図８で説明した半導体基板の製造
方法によると、第２の珪素半導体層４には多数の結晶欠
陥１７が存在しているため、ｎ＋ 層１２およびｎ層１
４は単結晶であるものの、この単結晶中には多数の結晶
欠陥２０が存在し、良好な結晶が得られなかった。この
ため、図８のｎ＋ 層１２およびｎ層１４の領域に高性
能なバイポーラトランジスタを製作することができない
という問題があった。
【０００５】本発明の目的は、酸素イオン注入により珪
素半導体基板中に酸化珪素膜を形成し、これによりＳＯ
Ｉ構造を有する半導体基板を実現する場合およびＳＯＩ
構造とＳＯＩ構造でない領域を同一半導体基板中に製造
する場合において、半導体基板中に多数の結晶欠陥が存
在するという問題を解決した高品位の半導体基板が得ら
れる半導体基板の製造方法を提供することにある。
素半導体基板中に酸化珪素膜を形成し、これによりＳＯ
Ｉ構造を有する半導体基板を実現する場合およびＳＯＩ
構造とＳＯＩ構造でない領域を同一半導体基板中に製造
する場合において、半導体基板中に多数の結晶欠陥が存
在するという問題を解決した高品位の半導体基板が得ら
れる半導体基板の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を解決す
るために本発明による半導体基板の製造方法は、酸素イ
オン注入により珪素半導体基板中に酸化珪素膜を形成し
、これにより、ＳＯＩ構造を実現する場合およびこのＳ
ＯＩ構造とＳＯＩ構造ではない領域を同一半導体基板中
に製造する場合において、加速エネルギーを１５０〜２
００ＫｅＶ ，注入量を０．２５〜０．５０×１０１８
ｃｍ−２または０．８０〜１．３０×１０１８ｃｍ−２
とし、その後、熱処理温度を１３００℃以上とするもの
である。
るために本発明による半導体基板の製造方法は、酸素イ
オン注入により珪素半導体基板中に酸化珪素膜を形成し
、これにより、ＳＯＩ構造を実現する場合およびこのＳ
ＯＩ構造とＳＯＩ構造ではない領域を同一半導体基板中
に製造する場合において、加速エネルギーを１５０〜２
００ＫｅＶ ，注入量を０．２５〜０．５０×１０１８
ｃｍ−２または０．８０〜１．３０×１０１８ｃｍ−２
とし、その後、熱処理温度を１３００℃以上とするもの
である。
【０００７】
【作用】本発明においては、酸素イオンの注入量が少な
くなることにより、半導体基板中にの結晶欠陥が減少す
る。
くなることにより、半導体基板中にの結晶欠陥が減少す
る。
【０００８】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。 （実施例１）図１（ａ）〜（ｄ）は本発明による半導体
基板の製造方法の一実施例を説明する工程の断面図を示
したものである。同図（ａ）において、第１の面７より
第２の面に９向けて酸素イオン（Ｏ＋ ）を半導体基板
１中に注入する。Ｏ＋ 注入条件として例えば加速エネ
ルギー１８０ＫｅＶ ，注入量０．４×１０１８ｃｍ−
２とすると、Ｏ＋ 注入後の半導体基板１の断面構造は
同図（ｂ）に示すようになる。すなわち同図（ｂ）にお
いて、第１の珪素半導体層２と第２の珪素半導体層４と
の間に珪素原子と珪素酸化物とが混在した第１の珪素酸
化物混在層１９が形成される。図２（ａ）は前述した図
７（ｂ）の半導体基板１の酸素の珪素に対する原子数比
（Ｏ／Ｓｉ）を半導体基板１の第１の面７からの深さで
示したものである。この半導体基板１中でほぼ正規分布
をするＯ／Ｓｉの比の最大値が２より小さいことが本発
明の特徴の一つとなっている。この場合、Ｏ＋ の注入
量は従来の注入量（例えば２．０×１０１８ｃｍ−２）
に比べて少ないために半導体基板１中には前述した図７
（ｃ）で示したような酸素原子（Ｏ）を多量に含む領域
６は形成されない。このため、図１（ｂ）の第１の珪素
半導体層２中および第２の珪素半導体層４中には、結晶
欠陥はほとんど発生しない。同図（ｂ）の半導体基板１
を１３００℃以上の高温で熱処理すると、同図（ｃ）に
示すような半導体基板が製造できる。すなわち第１の珪
素半導体層２と第２の珪素半導体層４との間に第１の酸
化珪素膜３が形成される。この第１の酸化珪素膜３は図
２（ｂ）に示すようにＯ／Ｓｉ＝２でＳｉＯ２ となっ
ている。さらにこの第１の酸化珪素膜３の上下、すなわ
ち第１の珪素半導体層２および第２の珪素半導体層４に
はＯは存在しないことならびに第１の珪素半導体層２お
よび第２の珪素半導体層４中には結晶欠陥は数百個／ｃ
ｍ２ 以下と僅かに存在するのみで第１の珪素半導体層
２および第２の珪素半導体層４の結晶性が良好であるこ
とを確認している。ここで図１の工程において、１３０
０℃以上の高温熱処理を行う理由は、Ｏ＋ 注入直後に
半導体基板１中でほぼ正規分布をしたＯを図２（ｂ）の
ように再分布させることであり、これにより、図１（ｃ
）の第１の酸化珪素膜３を形成することにある。Ｏ＋
注入後の熱処理温度が１３００℃より低い場合には、例
えば１１５０℃では第１の酸化珪素膜３は形成されない
。なお、１３００℃の高温熱処理を行う場合において、
熱処理の雰囲気気体によっては同図（ｃ）の第１の面７
に隣接する第１の珪素半導体層２の一部および第２の面
９に隣接する第２の珪素半導体層４の一部が酸化され、
同図（ｄ）に示すように酸化膜２５および酸化膜２６が
形成されることがあるが、これにより本実施例の効果は
損なわれるものではない。また、同図（ｂ）において、
第１の面７または第２の面９上に酸化珪素膜あるいは窒
化珪素膜などの保護膜を堆積後、高温熱処理を施すこと
も可能である。これらの場合には、高温熱処理後、酸化
膜２５および酸化膜２６を除去することまたは酸化珪素
膜あるいは窒化珪素膜などの保護膜を除去することで同
図（ｃ）の構造が実現できることはいうまでもない。
説明する。 （実施例１）図１（ａ）〜（ｄ）は本発明による半導体
基板の製造方法の一実施例を説明する工程の断面図を示
したものである。同図（ａ）において、第１の面７より
第２の面に９向けて酸素イオン（Ｏ＋ ）を半導体基板
１中に注入する。Ｏ＋ 注入条件として例えば加速エネ
ルギー１８０ＫｅＶ ，注入量０．４×１０１８ｃｍ−
２とすると、Ｏ＋ 注入後の半導体基板１の断面構造は
同図（ｂ）に示すようになる。すなわち同図（ｂ）にお
いて、第１の珪素半導体層２と第２の珪素半導体層４と
の間に珪素原子と珪素酸化物とが混在した第１の珪素酸
化物混在層１９が形成される。図２（ａ）は前述した図
７（ｂ）の半導体基板１の酸素の珪素に対する原子数比
（Ｏ／Ｓｉ）を半導体基板１の第１の面７からの深さで
示したものである。この半導体基板１中でほぼ正規分布
をするＯ／Ｓｉの比の最大値が２より小さいことが本発
明の特徴の一つとなっている。この場合、Ｏ＋ の注入
量は従来の注入量（例えば２．０×１０１８ｃｍ−２）
に比べて少ないために半導体基板１中には前述した図７
（ｃ）で示したような酸素原子（Ｏ）を多量に含む領域
６は形成されない。このため、図１（ｂ）の第１の珪素
半導体層２中および第２の珪素半導体層４中には、結晶
欠陥はほとんど発生しない。同図（ｂ）の半導体基板１
を１３００℃以上の高温で熱処理すると、同図（ｃ）に
示すような半導体基板が製造できる。すなわち第１の珪
素半導体層２と第２の珪素半導体層４との間に第１の酸
化珪素膜３が形成される。この第１の酸化珪素膜３は図
２（ｂ）に示すようにＯ／Ｓｉ＝２でＳｉＯ２ となっ
ている。さらにこの第１の酸化珪素膜３の上下、すなわ
ち第１の珪素半導体層２および第２の珪素半導体層４に
はＯは存在しないことならびに第１の珪素半導体層２お
よび第２の珪素半導体層４中には結晶欠陥は数百個／ｃ
ｍ２ 以下と僅かに存在するのみで第１の珪素半導体層
２および第２の珪素半導体層４の結晶性が良好であるこ
とを確認している。ここで図１の工程において、１３０
０℃以上の高温熱処理を行う理由は、Ｏ＋ 注入直後に
半導体基板１中でほぼ正規分布をしたＯを図２（ｂ）の
ように再分布させることであり、これにより、図１（ｃ
）の第１の酸化珪素膜３を形成することにある。Ｏ＋
注入後の熱処理温度が１３００℃より低い場合には、例
えば１１５０℃では第１の酸化珪素膜３は形成されない
。なお、１３００℃の高温熱処理を行う場合において、
熱処理の雰囲気気体によっては同図（ｃ）の第１の面７
に隣接する第１の珪素半導体層２の一部および第２の面
９に隣接する第２の珪素半導体層４の一部が酸化され、
同図（ｄ）に示すように酸化膜２５および酸化膜２６が
形成されることがあるが、これにより本実施例の効果は
損なわれるものではない。また、同図（ｂ）において、
第１の面７または第２の面９上に酸化珪素膜あるいは窒
化珪素膜などの保護膜を堆積後、高温熱処理を施すこと
も可能である。これらの場合には、高温熱処理後、酸化
膜２５および酸化膜２６を除去することまたは酸化珪素
膜あるいは窒化珪素膜などの保護膜を除去することで同
図（ｃ）の構造が実現できることはいうまでもない。
【０００９】ここで本製造方法で結晶性の良好なＳＯＩ
構造を有する半導体基板が形成できる製造条件について
説明する。
構造を有する半導体基板が形成できる製造条件について
説明する。
【００１０】第１にＯ＋ の加速エネルギーについて説
明する。図１（ｃ）の第１の珪素半導体層２および第２
の珪素半導体層４が良好な結晶性を保持するためには、
Ｏ＋ の加速エネルギーを１５０ＫｅＶ 以上とする必
要がある。その理由は、Ｏ＋ の加速エネルギーを１５
０ＫｅＶ より低くすると、注入イオンによる半導体基
板１中の損傷が増大するために同図（ｂ）の第１の珪素
半導体層２および第２の珪素半導体層４には多量の結晶
欠陥が発生する。この結果、イオン注入後、同図（ｂ）
の半導体基板１に高温熱処理を施しても同図（ｃ）の第
１の珪素半導体層２および第２の珪素半導体層４には、
多数の結晶欠陥が残存していまい、良好な結晶品質を有
する半導体基板が実現できない。
明する。図１（ｃ）の第１の珪素半導体層２および第２
の珪素半導体層４が良好な結晶性を保持するためには、
Ｏ＋ の加速エネルギーを１５０ＫｅＶ 以上とする必
要がある。その理由は、Ｏ＋ の加速エネルギーを１５
０ＫｅＶ より低くすると、注入イオンによる半導体基
板１中の損傷が増大するために同図（ｂ）の第１の珪素
半導体層２および第２の珪素半導体層４には多量の結晶
欠陥が発生する。この結果、イオン注入後、同図（ｂ）
の半導体基板１に高温熱処理を施しても同図（ｃ）の第
１の珪素半導体層２および第２の珪素半導体層４には、
多数の結晶欠陥が残存していまい、良好な結晶品質を有
する半導体基板が実現できない。
【００１１】図４はＯ＋ の加速エネルギーが８０Ｋｅ
Ｖ としたときの半導体基板中の結晶欠陥密度の実例を
示したものである。同図に示すように全ての注入量で１
０７ ｃｍ−２以上の高密度の結晶欠陥が残存し、良好
な結晶の半導体基板が得られない。一方、Ｏ＋ の加速
エネルギーが１５０ＫｅＶ 以上２００ＫｅＶ 以下で
あれば、結晶欠陥を数百個／ｃｍ２ 以下に低減できる
ことを確認している。なお、Ｏ＋ の加速エネルギーが
２００ＫｅＶ を超える場合については、既存のＯ＋
のイオン注入装置の最大加速エネルギーが２００ＫｅＶ
であることから、この半導体基板の結晶性が良いかど
うかの評価はしていない。
Ｖ としたときの半導体基板中の結晶欠陥密度の実例を
示したものである。同図に示すように全ての注入量で１
０７ ｃｍ−２以上の高密度の結晶欠陥が残存し、良好
な結晶の半導体基板が得られない。一方、Ｏ＋ の加速
エネルギーが１５０ＫｅＶ 以上２００ＫｅＶ 以下で
あれば、結晶欠陥を数百個／ｃｍ２ 以下に低減できる
ことを確認している。なお、Ｏ＋ の加速エネルギーが
２００ＫｅＶ を超える場合については、既存のＯ＋
のイオン注入装置の最大加速エネルギーが２００ＫｅＶ
であることから、この半導体基板の結晶性が良いかど
うかの評価はしていない。
【００１２】第２にＯ＋ 注入量について説明する。図
４はＯ＋ の加速エネルギーを１８０ｋＥｖ とした場
合の半導体基板中の結晶欠陥密度とＯ＋ 注入量との関
係を示したものである。この結果は、Ｏ＋ 注入後、１
３００℃以上の高温熱処理を施した半導体基板の例であ
る。Ｏ＋ の注入量が１．３×１０１８ｃｍ−２以下で
あればこの半導体基板１中の結晶欠陥密度を数百個／ｃ
ｍ２ 以下とすることができ、結晶品質の良好な半導体
基板が製造できる。ここではＯ＋ の加速エネルギーを
１８０ＫｅＶ の場合について示したが、加速エネルギ
ーを１５０ＫｅＶ 以上２００ＫｅＶ 以下の範囲で同
様の良好な結晶品質を有する半導体基板が製造できるこ
とを確認している。
４はＯ＋ の加速エネルギーを１８０ｋＥｖ とした場
合の半導体基板中の結晶欠陥密度とＯ＋ 注入量との関
係を示したものである。この結果は、Ｏ＋ 注入後、１
３００℃以上の高温熱処理を施した半導体基板の例であ
る。Ｏ＋ の注入量が１．３×１０１８ｃｍ−２以下で
あればこの半導体基板１中の結晶欠陥密度を数百個／ｃ
ｍ２ 以下とすることができ、結晶品質の良好な半導体
基板が製造できる。ここではＯ＋ の加速エネルギーを
１８０ＫｅＶ の場合について示したが、加速エネルギ
ーを１５０ＫｅＶ 以上２００ＫｅＶ 以下の範囲で同
様の良好な結晶品質を有する半導体基板が製造できるこ
とを確認している。
【００１３】図５はＯ＋ の注入量０．７×１０１８ｃ
ｍ−２，Ｏ＋ 注入後の熱処理温度を１３００℃以上と
した場合に得られた半導体基板１の断面構造を示したも
のである。高温熱処理によりＯの再分布は促進され、第
１の酸化珪素膜３が形成されるものの、第１の酸化珪素
膜３の膜圧は一様ではなく、この半導体基板１中の位置
により大きく異なる。この場合、同図中矢印で示すよう
な第１の酸化珪素膜３が存在しない領域１８ができる。 このため、第１の酸化珪素膜３の電気絶縁性が劣化し、
ＳＯＩ構造としての電気特性が得られない。Ｏ＋ の加
速エネルギーを１５０ＫｅＶ 〜２００ＫｅＶ とした
場合には、Ｏ＋ の注入量が０．５×１０１８ｃｍ−２
より多く、０．８０×１０１８ｃｍ−２より少ない領域
で図５で示した構造と類似の構造となる。すなわち第１
の酸化珪素膜３が存在しない領域１８が形成されるため
にこの条件で形成した半導体基板は上記の理由で完全な
ＳＯＩ構造としての電気的特性を有しない。また、この
注入量が０．２５×１０１８ｃｍ−２より少ない場合に
は、第１の酸化珪素膜３を形成するのに十分な酸素原子
がないために第１の酸化珪素膜３は形成されない。この
ためにこの注入量領域においてもＳＯＩ構造が実現でき
ない。したがって結晶性が良好でかつＳＯＩ構造を有す
る半導体基板を実現するための注入量は０．２５×１０
１８ｃｍ−２以上０．５０×１０１８ｃｍ−２以下また
は０．８×１０１８ｃｍ−２以上１．３０×１０１８ｃ
ｍ−２とすることが必要である。
ｍ−２，Ｏ＋ 注入後の熱処理温度を１３００℃以上と
した場合に得られた半導体基板１の断面構造を示したも
のである。高温熱処理によりＯの再分布は促進され、第
１の酸化珪素膜３が形成されるものの、第１の酸化珪素
膜３の膜圧は一様ではなく、この半導体基板１中の位置
により大きく異なる。この場合、同図中矢印で示すよう
な第１の酸化珪素膜３が存在しない領域１８ができる。 このため、第１の酸化珪素膜３の電気絶縁性が劣化し、
ＳＯＩ構造としての電気特性が得られない。Ｏ＋ の加
速エネルギーを１５０ＫｅＶ 〜２００ＫｅＶ とした
場合には、Ｏ＋ の注入量が０．５×１０１８ｃｍ−２
より多く、０．８０×１０１８ｃｍ−２より少ない領域
で図５で示した構造と類似の構造となる。すなわち第１
の酸化珪素膜３が存在しない領域１８が形成されるため
にこの条件で形成した半導体基板は上記の理由で完全な
ＳＯＩ構造としての電気的特性を有しない。また、この
注入量が０．２５×１０１８ｃｍ−２より少ない場合に
は、第１の酸化珪素膜３を形成するのに十分な酸素原子
がないために第１の酸化珪素膜３は形成されない。この
ためにこの注入量領域においてもＳＯＩ構造が実現でき
ない。したがって結晶性が良好でかつＳＯＩ構造を有す
る半導体基板を実現するための注入量は０．２５×１０
１８ｃｍ−２以上０．５０×１０１８ｃｍ−２以下また
は０．８×１０１８ｃｍ−２以上１．３０×１０１８ｃ
ｍ−２とすることが必要である。
【００１４】以上をまとめると、結晶性の良好でかつＳ
ＯＩ構造を有する半導体基板を形成する条件としては、
Ｏ＋ の加速エネルギーを１５０ＫｅＶ 以上２００Ｋ
ｅＶ 以下とし、注入量を０．２５×１０１８ｃｍ−２
以上０．５０×１０１８ｃｍ−２以下または０．８０×
１０１８ｃｍ−２以上１．３０×１０１８ｃｍ−２以下
とし、Ｏ＋ 注入後の熱処理温度を１３００℃以上とす
ることが必要である。この半導体基板を用いれば、第１
の珪素半導体層中に高性能な相補形のＭＩＳトランジス
タが製作できることは明らかである。
ＯＩ構造を有する半導体基板を形成する条件としては、
Ｏ＋ の加速エネルギーを１５０ＫｅＶ 以上２００Ｋ
ｅＶ 以下とし、注入量を０．２５×１０１８ｃｍ−２
以上０．５０×１０１８ｃｍ−２以下または０．８０×
１０１８ｃｍ−２以上１．３０×１０１８ｃｍ−２以下
とし、Ｏ＋ 注入後の熱処理温度を１３００℃以上とす
ることが必要である。この半導体基板を用いれば、第１
の珪素半導体層中に高性能な相補形のＭＩＳトランジス
タが製作できることは明らかである。
【００１５】（実施例２）図６（ａ）〜（ｆ）は本発明
による半導体基板の製造方法の他の実施例を説明する工
程の断面図を示したものである。同図（ａ）は実施例１
の図１（ｃ）で示した結晶性の良好な半導体基板であり
、この半導体基板の製造方法は実施例１で説明したとお
りである。同図（ａ）から同図（ｂ）の半導体基板の製
造方法は図８（ａ）の半導体基板から図８（ｃ）の半導
体基板を製造する方法と同一である。但し、この場合の
第１の珪素半導体層２および第２の珪素半導体層４は良
好な結晶品質を有している点が図８の場合と異なる。 図６（ｃ）は同図（ｂ）において第４の面１１上のみに
選択エピタキシャル成長技術を用いて高濃度ｎ型単結晶
層（例えば砒素原子濃度５×１０１９ｃｍ−３を含む）
である第４の珪素半導体層１２を堆積し、引き続き選択
エピタキシャル成長技術を用いてこの第４の珪素半導体
層１２上のみにｎ型単結晶層（例えば燐原子濃度２×１
０１６ｃｍ−３を含む）である第５の珪素半導体層１４
を堆積したものである。この場合、第５の珪素半導体層
１４の第６の面１６は第１の珪素半導体層２の第１の面
７とほぼ同じ高さとなるように制御する。なお、選択エ
ピタキシャル成長技術で珪素半導体層を堆積しているの
で、マスク８上には珪素が堆積されない。すなわち図８
（ｄ）で示したｎ＋ 層１３およびｎ層１５は形成され
ないために本実施例ではｎ＋ 層１３およびｎ層１５を
除去する工程が不要となる利点がある。また、形成した
第４の珪素半導体層１２は結晶性の良好な第２の珪素半
導体層４上に堆積しているためにこの第４の珪素半導体
層１２の結晶性は良好である。同様に第４の珪素半導体
層１２上に形成した第５の珪素半導体層１５の結晶性も
良好である。 その後、図６（ｄ）に示すように通常のバイポーラトラ
ンジスタの製造工程を実施することでｐ型単結晶層であ
る珪素半導体層２１（ベース），高濃度ｎ型珪素半導体
層２２（エミッタ），高濃度ｐ型珪素半導体層２３（ベ
ースコンタクト），高濃度ｎ型珪素半導体層２４（コレ
クタコンタクト）を形成する。一方、実施例１で説明し
たように図１（ｃ）の第１の珪素半導体層２中に相補形
ＭＩＳ型トランジスタを形成することも可能であること
は明らかである。その後、第１の珪素半導体層２を同図
（ｅ）に示すように通常の方法により島状に加工して第
６の珪素半導体層２７および第７の珪素半導体層２８を
形成する。
による半導体基板の製造方法の他の実施例を説明する工
程の断面図を示したものである。同図（ａ）は実施例１
の図１（ｃ）で示した結晶性の良好な半導体基板であり
、この半導体基板の製造方法は実施例１で説明したとお
りである。同図（ａ）から同図（ｂ）の半導体基板の製
造方法は図８（ａ）の半導体基板から図８（ｃ）の半導
体基板を製造する方法と同一である。但し、この場合の
第１の珪素半導体層２および第２の珪素半導体層４は良
好な結晶品質を有している点が図８の場合と異なる。 図６（ｃ）は同図（ｂ）において第４の面１１上のみに
選択エピタキシャル成長技術を用いて高濃度ｎ型単結晶
層（例えば砒素原子濃度５×１０１９ｃｍ−３を含む）
である第４の珪素半導体層１２を堆積し、引き続き選択
エピタキシャル成長技術を用いてこの第４の珪素半導体
層１２上のみにｎ型単結晶層（例えば燐原子濃度２×１
０１６ｃｍ−３を含む）である第５の珪素半導体層１４
を堆積したものである。この場合、第５の珪素半導体層
１４の第６の面１６は第１の珪素半導体層２の第１の面
７とほぼ同じ高さとなるように制御する。なお、選択エ
ピタキシャル成長技術で珪素半導体層を堆積しているの
で、マスク８上には珪素が堆積されない。すなわち図８
（ｄ）で示したｎ＋ 層１３およびｎ層１５は形成され
ないために本実施例ではｎ＋ 層１３およびｎ層１５を
除去する工程が不要となる利点がある。また、形成した
第４の珪素半導体層１２は結晶性の良好な第２の珪素半
導体層４上に堆積しているためにこの第４の珪素半導体
層１２の結晶性は良好である。同様に第４の珪素半導体
層１２上に形成した第５の珪素半導体層１５の結晶性も
良好である。 その後、図６（ｄ）に示すように通常のバイポーラトラ
ンジスタの製造工程を実施することでｐ型単結晶層であ
る珪素半導体層２１（ベース），高濃度ｎ型珪素半導体
層２２（エミッタ），高濃度ｐ型珪素半導体層２３（ベ
ースコンタクト），高濃度ｎ型珪素半導体層２４（コレ
クタコンタクト）を形成する。一方、実施例１で説明し
たように図１（ｃ）の第１の珪素半導体層２中に相補形
ＭＩＳ型トランジスタを形成することも可能であること
は明らかである。その後、第１の珪素半導体層２を同図
（ｅ）に示すように通常の方法により島状に加工して第
６の珪素半導体層２７および第７の珪素半導体層２８を
形成する。
【００１６】以上の製造工程により、半導体基板１中の
ＳＯＩ構造を有する領域には高性能な相補形ＭＩＳ型ト
ランジスタを、この半導体基板１のＳＯＩ構造でない領
域には高性能なバイポーラトランジスタをそれぞれ製造
することができる。
ＳＯＩ構造を有する領域には高性能な相補形ＭＩＳ型ト
ランジスタを、この半導体基板１のＳＯＩ構造でない領
域には高性能なバイポーラトランジスタをそれぞれ製造
することができる。
【００１７】なお、前述した実施例において、図６では
半導体基板１中にバイポーラトランジスタを１個製造す
る場合について説明したが、本発明はこれに限定される
ものではなく、複数個のバイポーラトランジスタをこの
半導体基板１中に製造することが可能であることは言う
までもない。
半導体基板１中にバイポーラトランジスタを１個製造す
る場合について説明したが、本発明はこれに限定される
ものではなく、複数個のバイポーラトランジスタをこの
半導体基板１中に製造することが可能であることは言う
までもない。
【００１８】
【発明の効果】以上、説明したように本発明によれば、
酸素イオン注入条件を加速エネルギー１５０ＫｅＶ 以
上２００ＫｅＶ 以下とし、注入量０．２５×１０１８
ｃｍ−２以上０．５０×１０１８ｃｍ−２以下または０
．８０×１０１８ｃｍ−２以上１．３０×１０１８ｃｍ
−２以下とし、さらにその後の熱処理を１３００℃以上
とすれば、半導体基板中の結晶欠陥は減少するので、結
晶品質の良好なＳＯＩ構造を有する半導体基板を製造で
き、したがってこの半導体基板中に高性能な相補形ＭＩ
Ｓトランジスタを実現できるという極めて優れた効果が
得られる。また、この半導体基板の一部の酸化珪素膜を
除去し、その領域に珪素半導体層を堆積すれば、堆積し
た珪素半導体層の結晶性を良質とできるので、結晶品質
の良好なＳＯＩ構造を有する領域には高性能な相補形の
ＭＩＳ型トランジスタをＳＯＩ構造でない領域には高性
能なバイポーラトランジスタを同一半導体基板で実現で
きるという極めて優れた効果が得られる。
酸素イオン注入条件を加速エネルギー１５０ＫｅＶ 以
上２００ＫｅＶ 以下とし、注入量０．２５×１０１８
ｃｍ−２以上０．５０×１０１８ｃｍ−２以下または０
．８０×１０１８ｃｍ−２以上１．３０×１０１８ｃｍ
−２以下とし、さらにその後の熱処理を１３００℃以上
とすれば、半導体基板中の結晶欠陥は減少するので、結
晶品質の良好なＳＯＩ構造を有する半導体基板を製造で
き、したがってこの半導体基板中に高性能な相補形ＭＩ
Ｓトランジスタを実現できるという極めて優れた効果が
得られる。また、この半導体基板の一部の酸化珪素膜を
除去し、その領域に珪素半導体層を堆積すれば、堆積し
た珪素半導体層の結晶性を良質とできるので、結晶品質
の良好なＳＯＩ構造を有する領域には高性能な相補形の
ＭＩＳ型トランジスタをＳＯＩ構造でない領域には高性
能なバイポーラトランジスタを同一半導体基板で実現で
きるという極めて優れた効果が得られる。
【図１】（ａ）〜（ｄ）は本発明による半導体基板の製
造方法の第１の実施例を説明する工程の断面図である。
造方法の第１の実施例を説明する工程の断面図である。
【図２】（ａ），（ｂ）は図１（ｂ），（ｃ）の半導体
基板表面からの深さとこの半導体基板中の珪素に対する
酸素の比（Ｏ／Ｓｉ）との関係を示す図である。
基板表面からの深さとこの半導体基板中の珪素に対する
酸素の比（Ｏ／Ｓｉ）との関係を示す図である。
【図３】酸素イオンの加速エネルギーを８０ＫｅＶ と
したときの酸素イオンの注入量と半導体基板中の結晶欠
陥密度との関係を示す特性図である。
したときの酸素イオンの注入量と半導体基板中の結晶欠
陥密度との関係を示す特性図である。
【図４】酸素イオンの加速エネルギーを１８０ＫｅＶ
としたときの酸素イオンの注入量と半導体基板中の第１
の珪素半導体層中の結晶欠陥密度との関係を示す特性図
である。
としたときの酸素イオンの注入量と半導体基板中の第１
の珪素半導体層中の結晶欠陥密度との関係を示す特性図
である。
【図５】酸素イオンの注入量が０．７×１０１８ｃｍ−
２，その後の熱処理温度を１３００℃以上としたときの
半導体基板を示す断面図である。
２，その後の熱処理温度を１３００℃以上としたときの
半導体基板を示す断面図である。
【図６】（ａ）〜（ｅ）は本発明による半導体基板の製
造方法の第２の実施例を説明する工程の断面図である。
造方法の第２の実施例を説明する工程の断面図である。
【図７】（ａ），（ｂ）は従来の半導体基板の製造方法
の第１の例を示す断面図、（ｃ）は（ｂ）の半導体基板
の表面からの深さとこの半導体基板中の酸素の珪素に対
する比（Ｏ／Ｓｉ）との関係を示す図である。
の第１の例を示す断面図、（ｃ）は（ｂ）の半導体基板
の表面からの深さとこの半導体基板中の酸素の珪素に対
する比（Ｏ／Ｓｉ）との関係を示す図である。
【図８】（ａ）〜（ｄ）は従来の半導体基板の製造方法
の第２の例を示す断面図である。
の第２の例を示す断面図である。
１ 半導体基板
２ 第１の珪素半導体層
３ 第１の酸化珪素膜
４ 第２の珪素半導体層
５ 第１の酸化珪素膜３に対応する珪素に対する
酸素の比（Ｏ／Ｓｉ）が２である領域 ６ 第１の酸化珪素膜３の上下に位置する酸素原
子を多量に含む領域 ７ 第１の面 ８ マスク ９ 第２の面 １０ 第３の面 １１ 第４の面 １２ 第４の珪素半導体層（ｎ＋ ）１３
ｎ＋ 層 １４ 第５の珪素半導体層（ｎ）１５ ｎ
層 １６ 第６の面 １７ 結晶欠陥 １８ 第１の酸化珪素膜が存在しない領域１９
第１の珪素酸化物混在層 ２０ 第４および第５の珪素半導体層中の結晶欠
陥２１ 珪素半導体層（ベース） ２２ 高濃度ｎ型珪素半導体層（エミッタ）２３
高濃度ｐ型珪素半導体層（ベースコンタクト）
２４ 高濃度ｎ型珪素半導体層（コレクタコンタ
クト） ２５ 酸化珪素膜 ２６ 酸化珪素膜 ２７ 第６の珪素半導体層 ２８ 第７の珪素半導体層 ２９ 第５の面
酸素の比（Ｏ／Ｓｉ）が２である領域 ６ 第１の酸化珪素膜３の上下に位置する酸素原
子を多量に含む領域 ７ 第１の面 ８ マスク ９ 第２の面 １０ 第３の面 １１ 第４の面 １２ 第４の珪素半導体層（ｎ＋ ）１３
ｎ＋ 層 １４ 第５の珪素半導体層（ｎ）１５ ｎ
層 １６ 第６の面 １７ 結晶欠陥 １８ 第１の酸化珪素膜が存在しない領域１９
第１の珪素酸化物混在層 ２０ 第４および第５の珪素半導体層中の結晶欠
陥２１ 珪素半導体層（ベース） ２２ 高濃度ｎ型珪素半導体層（エミッタ）２３
高濃度ｐ型珪素半導体層（ベースコンタクト）
２４ 高濃度ｎ型珪素半導体層（コレクタコンタ
クト） ２５ 酸化珪素膜 ２６ 酸化珪素膜 ２７ 第６の珪素半導体層 ２８ 第７の珪素半導体層 ２９ 第５の面
Claims (2)
- 【請求項１】 酸素イオン注入により埋め込み酸化珪
素膜を有する単結晶珪素半導体基板を形成する半導体基
板の製造方法において、前記単結晶珪素半導体基板の第
１の面から前記酸素イオンの加速エネルギーを１５０Ｋ
ｅＶ 以上２００ＫｅＶ 以下とし、かつ前記酸素イオ
ンの注入量を０．２５×１０１８ｃｍ−２以上０．５０
×１０１８ｃｍ−２以下または０．８０×１０１８ｃｍ
−２以上１．３０×１０１８ｃｍ−２以下として前記酸
素イオン注入を行う工程と、前記酸素イオン注入工程に
引き続き１３００℃以上の温度で前記単結晶珪素半導体
基板を熱処理することにより前記単結晶珪素半導体基板
の第１の面から前記単結晶珪素半導体基板の第１の面に
対向する第２の面に向けて順次第１の単結晶珪素半導体
層，第１の酸化珪素膜，第２の単結晶珪素半導体層を形
成する工程と、からなることを特徴とする半導体基板の
製造方法。 - 【請求項２】 酸素イオン注入により埋め込み酸化珪
素膜を有する単結晶珪素半導体基板を形成する半導体基
板の製造方法において、前記単結晶珪素半導体基板の第
１の面から前記酸素イオンの加速エネルギーを１５０Ｋ
ｅＶ 以上２００ＫｅＶ 以下とし、かつ前記酸素イオ
ンの注入量を０．２５×１０１８ｃｍ−２以上０．５０
×１０１８ｃｍ−２以下または０．８０×１０１８ｃｍ
−２以上１．３０×１０１８ｃｍ−２以下として前記酸
素イオン注入を行う工程と、前記酸素イオン注入工程に
引き続き１３００℃以上の温度で前記単結晶珪素半導体
基板を熱処理することにより前記単結晶珪素半導体基板
の第１の面から前記単結晶珪素半導体基板の第１の面に
対向する第２の面に向けて順次第１の単結晶珪素半導体
層，第１の酸化珪素膜，第２の単結晶珪素半導体層を形
成する工程と、前記単結晶珪素半導体基板の第１の面の
一部である第３の面から前記第３の面に対向する第２の
面に向けて前記第１の単結晶珪素半導体層および第１の
酸化珪素膜ならびに第２の単結晶珪素半導体層の一部で
かつ第１の酸化珪素膜に隣接する第３の単結晶珪素半導
体層を除去する工程と、前記第３の単結晶珪素半導体層
除去の後に露出した前記第２の単結晶珪素半導体層のう
ち前記第２の面に対向する第４の面上に選択的に高濃度
ｎ型単結晶層である第４の単結晶珪素半導体層を堆積す
る工程と、前記第４の単結晶珪素半導体層の第４の面に
対向する第５の面上に選択的にｎ型単結晶層である第５
の単結晶珪素半導体層を順次堆積する工程と、からなる
ことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045435A JP2607399B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045435A JP2607399B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264724A true JPH04264724A (ja) | 1992-09-21 |
| JP2607399B2 JP2607399B2 (ja) | 1997-05-07 |
Family
ID=12719236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045435A Expired - Lifetime JP2607399B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607399B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5658809A (en) * | 1994-03-23 | 1997-08-19 | Komatsu Electronic Metals Co., Ltd. | SOI substrate and method of producing the same |
| US5665613A (en) * | 1994-06-03 | 1997-09-09 | Komatsu Electronic Metals Co., Ltd. | Method of making semiconductor device having SIMOX structure |
| US5918151A (en) * | 1993-12-28 | 1999-06-29 | Nippon Steel Corporation | Method of manufacturing a semiconductor substrate and an apparatus for manufacturing the same |
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| US6043166A (en) * | 1996-12-03 | 2000-03-28 | International Business Machines Corporation | Silicon-on-insulator substrates using low dose implantation |
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| JP2006310882A (ja) * | 2006-06-26 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| US7439112B2 (en) | 2001-12-27 | 2008-10-21 | Kabushiki Kaisha Toshiba | Semiconductor device using partial SOI substrate and manufacturing method thereof |
| US8338277B2 (en) | 2007-03-28 | 2012-12-25 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing SOI substrate |
Citations (3)
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|---|---|---|---|---|
| JPS6199365A (ja) * | 1984-09-26 | 1986-05-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01223769A (ja) * | 1988-03-03 | 1989-09-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH036040A (ja) * | 1989-06-01 | 1991-01-11 | Sharp Corp | 半導体装置の製造方法 |
-
1991
- 1991-02-19 JP JP3045435A patent/JP2607399B2/ja not_active Expired - Lifetime
Patent Citations (3)
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| US7439112B2 (en) | 2001-12-27 | 2008-10-21 | Kabushiki Kaisha Toshiba | Semiconductor device using partial SOI substrate and manufacturing method thereof |
| JP2006310882A (ja) * | 2006-06-26 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| US8338277B2 (en) | 2007-03-28 | 2012-12-25 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing SOI substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2607399B2 (ja) | 1997-05-07 |
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