JPS5839283A - トランジスタインバ−タのベ−ス駆動用タイマ−回路 - Google Patents
トランジスタインバ−タのベ−ス駆動用タイマ−回路Info
- Publication number
- JPS5839283A JPS5839283A JP56137368A JP13736881A JPS5839283A JP S5839283 A JPS5839283 A JP S5839283A JP 56137368 A JP56137368 A JP 56137368A JP 13736881 A JP13736881 A JP 13736881A JP S5839283 A JPS5839283 A JP S5839283A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- base
- time
- transistor
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、タイマー回路に関し、特にトランジスタイン
バータのベース駆動用タイマー回１ＭＫ関する。 従来、直流電力を交流電力に変換するための装置として
、；・ランジスタインバータが知られている。第１図に
はこの種の典型的なインバータである電目玉形ろ相出力
トランジスタインバータの回路を示す。第１図において
、６個の同種のスイッチングトランジスタＴ１〜Ｔ６が
ブリッジ結線され、相対向するトランジスタＴとＴ
、ＴとＴ及びＴ６と１ ４ ２ ５ Ｔ６の夫々の中点から６相出力端子Ｒ，Ｓ、Ｔが引き出
されている。このような電圧形のインバータにお（２） いては、いかなる負荷榮件に対しても同一の出力電圧を
得るよう、相対向するトランジスタ、例えスタＴ１がオ
ンに１
バータのベース駆動用タイマー回１ＭＫ関する。 従来、直流電力を交流電力に変換するための装置として
、；・ランジスタインバータが知られている。第１図に
はこの種の典型的なインバータである電目玉形ろ相出力
トランジスタインバータの回路を示す。第１図において
、６個の同種のスイッチングトランジスタＴ１〜Ｔ６が
ブリッジ結線され、相対向するトランジスタＴとＴ
、ＴとＴ及びＴ６と１ ４ ２ ５ Ｔ６の夫々の中点から６相出力端子Ｒ，Ｓ、Ｔが引き出
されている。このような電圧形のインバータにお（２） いては、いかなる負荷榮件に対しても同一の出力電圧を
得るよう、相対向するトランジスタ、例えスタＴ１がオ
ンに１
【る。そして、これと冒日；５＜ ｔ、ｃ １ｌ
ｄ１（乍が１２０°と２４０°遅れてトランジスタＴ２
とＴ５、及びトランジスタＴ６とＴ６により夫々行わ７
１７る。 従って、このようなトランジスタインノ・−夕では、各
トランジスタのスイッチング特性が重要であり、特にオ
フ時におけるキャリア蓄積効果を考慮する必要がある。 一般に、導通して飽和状態になっているトランジスタは
ベース電流がオフになってもすぐにはしゃ断せず、いわ
ゆる蓄積時間キャリア電流が流れ続ける。そして、たと
え逆バイアスを加えても蓄積時間を零にすることはでき
ない。従って、例えば両トランンスタ’ｌ’＋＋Ｔ４に
あってハ、トランジスタＴ１のベース電流がオフになっ
ても蓄積時間の間トランジスタＴ１は実質的に導通状態
にあるため、直流短絡を防止する上からすぐにはトラン
ジスタＴ４をオンにすることができず、（３） 普通トランジスタＴ４に対するべ・−ス信号眞は蓄積時
間を見込んだ時限をもたせている。捷たこれと併わぜて
、トランジスタＴ１のベース・エミッタ間には逆バイア
スを印加する。この逆バイアスは、トランジスタＴ１の
オフ期間中印加したままであるとベース駆動用タイマー
回路の損失を増大するため、一般にはオフ時を少しオー
バーするまでの所定期間印加されろ。 第２図には、上記蓄積効果を考慮した従来のトランジス
タインバータのベース駆動用タイマー回路を示す。第２
図において、１．２は夫々主トラッ／スタＴ１に苅する
オンディレィ用時限回路、逆バイアス用時１ｊ（回路で
ある。オンディレィ用時限回路１は、トランジスタＴ１
に対するベース信号に所定の時限を与えるためのもので
、２人力を１つにしたＡＮＤゲー１−３ 、４と時定数
回路５とからなる。ＡＮＤゲート６の入力側は入力端子
に接続されろとともに出力側は時定数回路５０入力端に
接続きれ、時定数回路５の出力側ＨＡＮＤゲート４０入
力端に接続されろ。 （４） いま、第６図Ａに示すような基準パルス信号ａが入力端
子乙に人力されると、このパルス信号ａｉＡＮＤゲート
３により所定のレベルに引き上げられ時定数回路５に供
給される。時定数回路５に、Ｒ１１０１で定まる時定数
を有し、パルス信号２１の立上りをなまらせる。これに
より、時定数回路５の出力側ＴＩＫ−は第６図ＢＫ示す
ような信号１）が１昼られ、この信号すはＡＮＤゲート
４の入力端に供給される。ＡＮＤゲート４は、しきい値
■１，１を有し、信号すが立上ってしきい値■Ｔ１に達
する寸では低レベルの出力電圧を発生するが、信号ｌ〕
がしきい値■Ｔ１を超えると高レベルの出力電圧を発生
する。 その結果、ＡＮＤゲート４の出力１則から第６図Ｇに示
すような信号Ｇが得られる。この信号Ｇｌｒｉ、信号が
立上り始めてからしきい値■１，１に達するまでの時間
ｔ１だけ信号ａに対して立上りが遅れる。 この信号Ｃ−は、時限ｔ１を壱するベース信号として、
トランジスタ７Ｉパルストランス８を介し主トランジス
タＴ１のベースに供給されろ。 逆バイアス用時限回路２は、トランジスタＴ１（５） に対する逆バイアス信号を形成するためのもので、論理
ゲー１−９ 、１０ 、１１と時定数回路１２とからな
るＩＣモノステーフルマルチバイブレータとして構成さ
れている。ＮＡＮＤゲート９の入力端１ＡＮＤゲート６
を介して入力端子６に接続され、ＮＡＮＤゲート９の出
力側は直接ＮＡＤゲートの一方の入力端に接続されろと
ともに時定数回路１２の入力側に接続され、時定数回路
１２の出力側はＮＡＮＤゲート１１の入力側に接続され
、ＮＡＮＤゲート１１の出力側ＨＡＮＤゲート１０の他
方の入力端に接続される。 いま、トランジスタＴ１のベース信号Ｃがオフになった
ときＮＡＮＤゲート９の入力側には低レベルの基メハル
ス信号ａが供給される。ＮＡＮＤゲート９は、この信号
ａを反転し、第３図ＤＫ示すような高レベルの反転信号
ｄを発生する。この信号ｄ ｕ Ａ ＮＤゲート１０の
一方の入力側に供給されるとともに時定数回路１２に供
給されろ。時定数回路１２はＲ２・Ｃ２で定まる時定数
で信号ｄの立上りをな１らぜろ。これにより、時定数回
路１２（６） の出力側には第６図Ｅに示すような信−号ｅが得られ、
この信号ｅ Ｉｄ Ｎ Ａ Ｎ Ｄグー１−１１ Ｋ供
給さシ９゜る。ＮＡＮＤゲート１１げ、しきい値” ｉ
’ ２をイＪ１〜、信号ｅが立」二ってしきい値Ｖ、ｒ
２Ｖｃ達する寸でｄ高レベルの出力電圧を発生するが、
何月（・がしきい値■Ｔ２を超えると低１ノベルの出力
型ｒ−］”、 ｒ、ｒ発生する。 ソノ結果、ＮＡＮＤゲー１−１１の出力側ＫＨ第６図Ｆ
に示すような信号「が得られろ。この信号［は、ＡＮＤ
ゲート１０の他方の入力端に（Ｊｔ給をれ、一方の入力
信号（１と論理積をとられる。こわ、に、１：す、ＡＮ
Ｄゲート１０の出カイ１ｌｌｌから第ろ図ＧＶＣ示すよ
うな信号ｇが発生されろ。この信号ｇは、信号ｅが立上
り始めてからしきい値Ｖ、、、２Ｖｃ達する１でのパル
ス幅１２を崩し、逆バイアス信号として、トランジスタ
１ろ、パルストランス１４を介シ主トランジスタＴ１の
ベース・エミッタ間に供給される。 主トランジスタＴ４Ｖｃ対するベース信号及び逆バイア
ス信号は、オンディレィ用時限回路１５及び逆バイアス
用時限回路１６により夫々得ら］１．ろ。 （７） こわ、ら時限回路１５．１６は、トランジスタＴ１に勾
する前述の時限回路１，２と夫々同一の構成を治し、同
様に動作する。ただし、入力端子６からの基準パルス信
号ａげＮＡＮＤゲート１７により反転されて人力烙力、
るため、時限回路１５．１６Ｃ」時限回路１，２に対し
て夫々１８０°位相をずらして肋１作する。これにより
、主トランジスタＴ１に時限回路１からベース信号が供
給されるとき主トランジスタＴ４に時限回路１６から逆
バイアス信号が供給され１、主Ｉ・ランジスタＴ１に時
限回路２から逆バイアス信号が供給されるとき主トラン
ジスタＴ２に時限回路１５からベース信号が供給される
。 なお、第２図においてツェナーダイオード１８゜２０［
トランジスタＴ１１Ｔ４の逆バイアス時に順バイアス用
パルストランス８，２２への電流の流入を阻屯するため
のものであり、ツェナーダイオード１９．２１（ＩＪ、
ｌ１ｌｌ’ｉバイアス時に逆バイアス用パルストラン
ス１４，２３への電流の流入を阻止するためのものであ
る。 −１一連した従来のベース駆動用タイマー回路では、（
８） ベース信号の時限及び逆バイアス信号のパルス幅は論理
ゲートのしきい値に依存している。すなわら、ベース信
号の時限ｔ１は信号１）が立」二り始めてからＡＮＤゲ
ート４のしきい値Ｖ、１．１に達する且での時間であり
、逆バイアス信号のパルス幅Ｉ２に［信号ｅが立上り始
めてからＮＡＮＤゲート１１のしきい値■Ｔ２に達する
捷での時間である。しかし、一般に個々の論理ゲートの
しきい値には）・ラツキがあり、また周囲温度の変化に
よって変動する。 このため、従来のベース駆動用タイマー回路においては
、ベース信号の時限及び逆バイアスの印加期間が不正確
になったり変動したりして、安定したスイッチングを行
い得なかった。更に、従来のベース駆動用タイマー回路
によれば、各主トランジスタに対して別個構成のオンデ
ィレィ用時限回路と逆バイアス用時限回路とを設けるた
め、回路部品の数が多くなってコストを増すばかりか、
上記しきい値の変動と相俟って両時限回路の出力波形に
整合性を与えることが困伽であった。 本発明は、上記の問題点に鑑みてなされたもの（９） で、ベース信号の時限と逆バイアスの印加期間を正確に
するとともに両者間に良好な整合性を与え、回路を簡単
にしてコストを低減させるトランジスタインバータのベ
ース駆動用タイマー回路を提供するとと［ある。以下、
本発明を好適な実施例につき説明する。 第４図に、本発明の一実施例によるトランジスタインバ
ータのベース駆動用タイマー回路の回路図である。第４
図において、本発明によるオンディレィ用時限回路は、
時定数回路６１と比較器ろ２とから構成される。時定数
回路ろ１は、抵抗Ｒ６゜コンデンサＣ６及びダイオード
Ｄ６からなる普通の回路構成であり、Ｒ５＋ ０５で定
まる時定数を有する。 時定数回路３１の人力（ＩＩＩはＡＮＤゲート３ろを介
して入力端子ろ４に接続され、その出力側は比較器６２
の非反転入力端子に接続される。比較器６２は、６１（
算増幅器を崩する回路構成であり、その反転入力端子に
は基準電圧発生器６５から一定の基Ｎ／ｉ電１丁■１が
供給されろ。これにより、比較器３２は時定数回路６１
からの信号のレベルと基準電圧（１０） レベル■１とを比較し前者が後者より太きいとき高レベ
ルの出力電圧を発生し、その他の場合は低レベルの出力
電圧を発生するように構成されている。 また、本発明による逆バイアス用時限回路は、時定数回
路６１と比較器６６とを具イｌ１ｔｔする。時定数回路
６１の出力側は比較器６６の反転入力端子に接続され、
比較器６６の非反転入力端子には基準電圧発生器６５か
ら一定の基準電ＩＥＶ２が供給される。比較器６６の出
力側はオープン・コレクタ構成であり、その出力トラン
ジスタのコレクタ（図示せず）は電源に接続されろ代わ
り抵抗６７を介して時定数回路３１の入力端に接続され
ている。これにより、比較器ろ６は、時定数回路６１か
らの信号のレベルが基準電ＬＬレベル■２より小さくか
つ時定数回路６１の入力端に高レベルの電圧が供給され
るとき高レベルの出力’ｅｌＬ川を発生し、その他の場
合は低レベルの出力電圧を発生するように構成されてい
る。 なお基準電圧発生器６５は抵抗分用回路からなり、その
抵抗比から接続点ＸＩｙの′１４′ＬＬ１：、■１・■
２が求する。後述するように基準電圧Ｖ１はベースオン
信号の時限を決めるものであり、基準電圧Ｖ２は逆バイ
アス信号のパルス幅を決めるものである。 普通肉基準′市田■１・Ｖ、２にはＶ１≦■２の関係を
もたせろ。 以上は、トランジスタＴ１に対するオンディレィ用時限
回路とトランジスタＴ４Ｖｃ対する逆バイアス用時限回
路でｋ）る。トランジスタＴ４に対するオンディレィ用
時限回路は時定数回路６８と比較器６９とから構成され
、トランジスタＴ１Ｖｃ対する逆バイアス用時限回路は
時定数回路ろ８と比較器４０とから構成されろ。これら
時定数回路ろ８．比較器６９・４０ ｉｒｊ：、前述し
た時定数回路３１・比較器３２．３６と夫々同一の構成
を有し、同様に動作する。ただし、入力基準パルス信号
ＨＮＡＮＤゲ−ｌ−４１により反転されて供給されるた
め、それらの動作ａ前述の回路に対して夫々１８０°位
相がずれろ。これにより主トランジスタＴ１にベースオ
ン信号が供給されるとき主トランジスタＴ４には逆バイ
アス信号が供給され、主トランジスタＴ１に逆バイアス
信号が供給されるとき主トランジスタＴ４にはベースオ
ン信号が供給されるように′ｔ、Ｃされている。 次に、上述した構成のベース駆動用タイマー回路の動作
を説明する。い捷、入力端子６４から第５図ＨＫ示すよ
うな基準パルス信号１１が時刻１４で入力すると、この
信号ｈ （ｄ Ａ Ｎ Ｄゲート３３により所定レベル
に引き上げられてから時定数回路ろ１に供給される。時
定数回路３１はＲ５＊ Ｇｙ、、で定寸る時定数で信号
１１の立上り速度を遅くする。その結果、時定数回路６
１の出力側には第５図工に示すような立上りのな１つだ
信号１が得られる。このれる。 比較器３２Ｉｒｉ、信号１が立上って基準電圧Ｖ１に達
する捷では低レベルの出力電圧を発生するが、時刻ｔＢ
で信号ｉが基準電圧レベルＶ１を超えてからその後オフ
になるまで高レベルの出力電圧を発生する。その結果、
比較器３２の出力側から第５図Ｊ（１３） に示すように基準パルス信号りに対して時間ｔ１（時刻
ｔＡからｌｌ３ｔで）立上りの遅延する信号Ｊが得られ
イ）。この信号】は、時限ｔ１を有するベースオン信号
としてトランジスタ４２．パルストランス４６．ツェナ
ーダイオード４４を通り主トランジスタＴ１のベースに
供給され、トランジスタＴ１をオンにする。 一方、比較器ろ６においては、信号ｌが供給されろ以前
その非反転入力端子は低レベルにあるが、このとき比較
器６６の出力側は抵抗ろ７を介してオフレベル、すなわ
ち低レベルの基準パルス信号１１を受けるため、低レベ
ルの出力電圧が発生されている。しかし、時刻ｔＡで信
号ｉが供給されたとき、同時に基準パルス信号りはオン
レベル、すなわら高レベルになる。これにより、時刻ｔ
Ａから信号１が立」二って基ｆｆ／Ｌ電圧■２に達する
時刻ｔ。まで、比較器６６は高レベルの出力電圧を発生
する。そして時刻ｔｃを過ぎて信号ｉが基準電圧レベル
■２より太きくなると、比較器６６は再び低レベルの出
力電圧を発生する。その結果、比較器３６の出力（１４
） 側には、第５図Ｋに示すように時刻ＩＡから１゜捷での
パルス幅ｔ２を壱する信号Ｋが得られる。この信号には
、印加期間ｔ２を有する逆バイアス信号としてトランジ
スタ４５．パルストランス４６．ツェナーダイオード４
７を通り主トランジスタＴ４のベースに供給され、トラ
ンジスタＴ４のオフを促進する。 その後時刻ｔＤでパルス信号１１及びベースオン信号ｊ
がオフレベルになったとき、他方の時定数回路６８には
、パルス匿号１１をＮＡＮＤゲート４１により反転して
得られろオンレベルの信号ｔ（第５図Ｌ）が人力される
。これにより、前述と全く同じ動作が時定数回路６８と
両比較器ろ９゜４０とにより行われる。すなわら、時定
数回路ろ８の出力側から第５図Ｍに示すよう１．ｃ立上
りのな捷った信号ｍが得られ、比較器ろ９の出力側にｒ
［パルス信号ｔに対して時間１１（時刻’１１から１１
２寸で）立上りの遅延した信号ｎ（第５図Ｎ）が１（［
らね７、比較器４０の出力側にはパルス幅１２（時刻１
□、からｔＦ４で）を肩する信号ｏ （第５図Ｏ）が１
４） ”） ｆｌ−る。 そして信号ｎ汀、時限１１を有するベースオン信号トシ
てｌ・ランラスタ４８．パルストランス４９゜ツェナー
ダイオード５０を通り主トランジスタＴ４（７）ベース
）；供給され、トランジスタ１４ヲオンにする。寸た信
号０は、印加期間ｔ２の逆バイアス信号トシてトランジ
スタ５１．パルストランス５２゜ツェナーダイオード５
６を通り主トランジスタＴ１のベースに供給され、トラ
ンジスタＴ１のオフを促進する。 １ｆお、ベースオン信号の時限ｔ１及び逆バイアス信号
のパルス幅ｔ２は、基準電圧■１．■２を変えることに
より夫々調整でき、蓄積時間及び主トランジスタのオフ
時を見込んで適当な値に選定される。 以上本発明の一実施例によるベース駆動用タイマー回路
の構成及び動作について述べたが、本発明は従来のベー
ス駆動用タイマー回路と比較して次のような利点をイ１
する。 第１に本発明にお、いては、ベースオン信号を得ろため
の時定数回路と逆バイアス信号を得ろための時定数回路
とは１司−の時定数回路で共用されている。このため、
回路構成が簡単になりコストの低減化が図れるとともに
ベースオン信号の時限と逆バイアス信号の時間期間との
間に整合性を与えることが容易である。 また本発明によれば、ベースオン信号の時限及び逆バイ
アスの印加期間は、従来のベース駆動用タイマー回路の
ように論理ゲートのしきい値に依存するのではなく比較
器の他方の人力側に供給される一定の基準レベル電圧に
依存する。このため、正確な時限、印加期間が得られ、
従来必要であった調整時間が不要となり、周囲温度等の
変化に対して安定した動作を行える。 なお、本発明は電圧形６相出力トランジスタインバータ
のみならず、トランジスタをブリッジ結線して構成され
るＶＶＶＦインバータ、ＣＶＣＦインバータやトランジ
スタサーボ用のブリッジ結線トランジスタチョッパ等に
も適用可能でｉ）ろ。
ｄ１（乍が１２０°と２４０°遅れてトランジスタＴ２
とＴ５、及びトランジスタＴ６とＴ６により夫々行わ７
１７る。 従って、このようなトランジスタインノ・−夕では、各
トランジスタのスイッチング特性が重要であり、特にオ
フ時におけるキャリア蓄積効果を考慮する必要がある。 一般に、導通して飽和状態になっているトランジスタは
ベース電流がオフになってもすぐにはしゃ断せず、いわ
ゆる蓄積時間キャリア電流が流れ続ける。そして、たと
え逆バイアスを加えても蓄積時間を零にすることはでき
ない。従って、例えば両トランンスタ’ｌ’＋＋Ｔ４に
あってハ、トランジスタＴ１のベース電流がオフになっ
ても蓄積時間の間トランジスタＴ１は実質的に導通状態
にあるため、直流短絡を防止する上からすぐにはトラン
ジスタＴ４をオンにすることができず、（３） 普通トランジスタＴ４に対するべ・−ス信号眞は蓄積時
間を見込んだ時限をもたせている。捷たこれと併わぜて
、トランジスタＴ１のベース・エミッタ間には逆バイア
スを印加する。この逆バイアスは、トランジスタＴ１の
オフ期間中印加したままであるとベース駆動用タイマー
回路の損失を増大するため、一般にはオフ時を少しオー
バーするまでの所定期間印加されろ。 第２図には、上記蓄積効果を考慮した従来のトランジス
タインバータのベース駆動用タイマー回路を示す。第２
図において、１．２は夫々主トラッ／スタＴ１に苅する
オンディレィ用時限回路、逆バイアス用時１ｊ（回路で
ある。オンディレィ用時限回路１は、トランジスタＴ１
に対するベース信号に所定の時限を与えるためのもので
、２人力を１つにしたＡＮＤゲー１−３ 、４と時定数
回路５とからなる。ＡＮＤゲート６の入力側は入力端子
に接続されろとともに出力側は時定数回路５０入力端に
接続きれ、時定数回路５の出力側ＨＡＮＤゲート４０入
力端に接続されろ。 （４） いま、第６図Ａに示すような基準パルス信号ａが入力端
子乙に人力されると、このパルス信号ａｉＡＮＤゲート
３により所定のレベルに引き上げられ時定数回路５に供
給される。時定数回路５に、Ｒ１１０１で定まる時定数
を有し、パルス信号２１の立上りをなまらせる。これに
より、時定数回路５の出力側ＴＩＫ−は第６図ＢＫ示す
ような信号１）が１昼られ、この信号すはＡＮＤゲート
４の入力端に供給される。ＡＮＤゲート４は、しきい値
■１，１を有し、信号すが立上ってしきい値■Ｔ１に達
する寸では低レベルの出力電圧を発生するが、信号ｌ〕
がしきい値■Ｔ１を超えると高レベルの出力電圧を発生
する。 その結果、ＡＮＤゲート４の出力１則から第６図Ｇに示
すような信号Ｇが得られる。この信号Ｇｌｒｉ、信号が
立上り始めてからしきい値■１，１に達するまでの時間
ｔ１だけ信号ａに対して立上りが遅れる。 この信号Ｃ−は、時限ｔ１を壱するベース信号として、
トランジスタ７Ｉパルストランス８を介し主トランジス
タＴ１のベースに供給されろ。 逆バイアス用時限回路２は、トランジスタＴ１（５） に対する逆バイアス信号を形成するためのもので、論理
ゲー１−９ 、１０ 、１１と時定数回路１２とからな
るＩＣモノステーフルマルチバイブレータとして構成さ
れている。ＮＡＮＤゲート９の入力端１ＡＮＤゲート６
を介して入力端子６に接続され、ＮＡＮＤゲート９の出
力側は直接ＮＡＤゲートの一方の入力端に接続されろと
ともに時定数回路１２の入力側に接続され、時定数回路
１２の出力側はＮＡＮＤゲート１１の入力側に接続され
、ＮＡＮＤゲート１１の出力側ＨＡＮＤゲート１０の他
方の入力端に接続される。 いま、トランジスタＴ１のベース信号Ｃがオフになった
ときＮＡＮＤゲート９の入力側には低レベルの基メハル
ス信号ａが供給される。ＮＡＮＤゲート９は、この信号
ａを反転し、第３図ＤＫ示すような高レベルの反転信号
ｄを発生する。この信号ｄ ｕ Ａ ＮＤゲート１０の
一方の入力側に供給されるとともに時定数回路１２に供
給されろ。時定数回路１２はＲ２・Ｃ２で定まる時定数
で信号ｄの立上りをな１らぜろ。これにより、時定数回
路１２（６） の出力側には第６図Ｅに示すような信−号ｅが得られ、
この信号ｅ Ｉｄ Ｎ Ａ Ｎ Ｄグー１−１１ Ｋ供
給さシ９゜る。ＮＡＮＤゲート１１げ、しきい値” ｉ
’ ２をイＪ１〜、信号ｅが立」二ってしきい値Ｖ、ｒ
２Ｖｃ達する寸でｄ高レベルの出力電圧を発生するが、
何月（・がしきい値■Ｔ２を超えると低１ノベルの出力
型ｒ−］”、 ｒ、ｒ発生する。 ソノ結果、ＮＡＮＤゲー１−１１の出力側ＫＨ第６図Ｆ
に示すような信号「が得られろ。この信号［は、ＡＮＤ
ゲート１０の他方の入力端に（Ｊｔ給をれ、一方の入力
信号（１と論理積をとられる。こわ、に、１：す、ＡＮ
Ｄゲート１０の出カイ１ｌｌｌから第ろ図ＧＶＣ示すよ
うな信号ｇが発生されろ。この信号ｇは、信号ｅが立上
り始めてからしきい値Ｖ、、、２Ｖｃ達する１でのパル
ス幅１２を崩し、逆バイアス信号として、トランジスタ
１ろ、パルストランス１４を介シ主トランジスタＴ１の
ベース・エミッタ間に供給される。 主トランジスタＴ４Ｖｃ対するベース信号及び逆バイア
ス信号は、オンディレィ用時限回路１５及び逆バイアス
用時限回路１６により夫々得ら］１．ろ。 （７） こわ、ら時限回路１５．１６は、トランジスタＴ１に勾
する前述の時限回路１，２と夫々同一の構成を治し、同
様に動作する。ただし、入力端子６からの基準パルス信
号ａげＮＡＮＤゲート１７により反転されて人力烙力、
るため、時限回路１５．１６Ｃ」時限回路１，２に対し
て夫々１８０°位相をずらして肋１作する。これにより
、主トランジスタＴ１に時限回路１からベース信号が供
給されるとき主トランジスタＴ４に時限回路１６から逆
バイアス信号が供給され１、主Ｉ・ランジスタＴ１に時
限回路２から逆バイアス信号が供給されるとき主トラン
ジスタＴ２に時限回路１５からベース信号が供給される
。 なお、第２図においてツェナーダイオード１８゜２０［
トランジスタＴ１１Ｔ４の逆バイアス時に順バイアス用
パルストランス８，２２への電流の流入を阻屯するため
のものであり、ツェナーダイオード１９．２１（ＩＪ、
ｌ１ｌｌ’ｉバイアス時に逆バイアス用パルストラン
ス１４，２３への電流の流入を阻止するためのものであ
る。 −１一連した従来のベース駆動用タイマー回路では、（
８） ベース信号の時限及び逆バイアス信号のパルス幅は論理
ゲートのしきい値に依存している。すなわら、ベース信
号の時限ｔ１は信号１）が立」二り始めてからＡＮＤゲ
ート４のしきい値Ｖ、１．１に達する且での時間であり
、逆バイアス信号のパルス幅Ｉ２に［信号ｅが立上り始
めてからＮＡＮＤゲート１１のしきい値■Ｔ２に達する
捷での時間である。しかし、一般に個々の論理ゲートの
しきい値には）・ラツキがあり、また周囲温度の変化に
よって変動する。 このため、従来のベース駆動用タイマー回路においては
、ベース信号の時限及び逆バイアスの印加期間が不正確
になったり変動したりして、安定したスイッチングを行
い得なかった。更に、従来のベース駆動用タイマー回路
によれば、各主トランジスタに対して別個構成のオンデ
ィレィ用時限回路と逆バイアス用時限回路とを設けるた
め、回路部品の数が多くなってコストを増すばかりか、
上記しきい値の変動と相俟って両時限回路の出力波形に
整合性を与えることが困伽であった。 本発明は、上記の問題点に鑑みてなされたもの（９） で、ベース信号の時限と逆バイアスの印加期間を正確に
するとともに両者間に良好な整合性を与え、回路を簡単
にしてコストを低減させるトランジスタインバータのベ
ース駆動用タイマー回路を提供するとと［ある。以下、
本発明を好適な実施例につき説明する。 第４図に、本発明の一実施例によるトランジスタインバ
ータのベース駆動用タイマー回路の回路図である。第４
図において、本発明によるオンディレィ用時限回路は、
時定数回路６１と比較器ろ２とから構成される。時定数
回路ろ１は、抵抗Ｒ６゜コンデンサＣ６及びダイオード
Ｄ６からなる普通の回路構成であり、Ｒ５＋ ０５で定
まる時定数を有する。 時定数回路３１の人力（ＩＩＩはＡＮＤゲート３ろを介
して入力端子ろ４に接続され、その出力側は比較器６２
の非反転入力端子に接続される。比較器６２は、６１（
算増幅器を崩する回路構成であり、その反転入力端子に
は基準電圧発生器６５から一定の基Ｎ／ｉ電１丁■１が
供給されろ。これにより、比較器３２は時定数回路６１
からの信号のレベルと基準電圧（１０） レベル■１とを比較し前者が後者より太きいとき高レベ
ルの出力電圧を発生し、その他の場合は低レベルの出力
電圧を発生するように構成されている。 また、本発明による逆バイアス用時限回路は、時定数回
路６１と比較器６６とを具イｌ１ｔｔする。時定数回路
６１の出力側は比較器６６の反転入力端子に接続され、
比較器６６の非反転入力端子には基準電圧発生器６５か
ら一定の基準電ＩＥＶ２が供給される。比較器６６の出
力側はオープン・コレクタ構成であり、その出力トラン
ジスタのコレクタ（図示せず）は電源に接続されろ代わ
り抵抗６７を介して時定数回路３１の入力端に接続され
ている。これにより、比較器ろ６は、時定数回路６１か
らの信号のレベルが基準電ＬＬレベル■２より小さくか
つ時定数回路６１の入力端に高レベルの電圧が供給され
るとき高レベルの出力’ｅｌＬ川を発生し、その他の場
合は低レベルの出力電圧を発生するように構成されてい
る。 なお基準電圧発生器６５は抵抗分用回路からなり、その
抵抗比から接続点ＸＩｙの′１４′ＬＬ１：、■１・■
２が求する。後述するように基準電圧Ｖ１はベースオン
信号の時限を決めるものであり、基準電圧Ｖ２は逆バイ
アス信号のパルス幅を決めるものである。 普通肉基準′市田■１・Ｖ、２にはＶ１≦■２の関係を
もたせろ。 以上は、トランジスタＴ１に対するオンディレィ用時限
回路とトランジスタＴ４Ｖｃ対する逆バイアス用時限回
路でｋ）る。トランジスタＴ４に対するオンディレィ用
時限回路は時定数回路６８と比較器６９とから構成され
、トランジスタＴ１Ｖｃ対する逆バイアス用時限回路は
時定数回路ろ８と比較器４０とから構成されろ。これら
時定数回路ろ８．比較器６９・４０ ｉｒｊ：、前述し
た時定数回路３１・比較器３２．３６と夫々同一の構成
を有し、同様に動作する。ただし、入力基準パルス信号
ＨＮＡＮＤゲ−ｌ−４１により反転されて供給されるた
め、それらの動作ａ前述の回路に対して夫々１８０°位
相がずれろ。これにより主トランジスタＴ１にベースオ
ン信号が供給されるとき主トランジスタＴ４には逆バイ
アス信号が供給され、主トランジスタＴ１に逆バイアス
信号が供給されるとき主トランジスタＴ４にはベースオ
ン信号が供給されるように′ｔ、Ｃされている。 次に、上述した構成のベース駆動用タイマー回路の動作
を説明する。い捷、入力端子６４から第５図ＨＫ示すよ
うな基準パルス信号１１が時刻１４で入力すると、この
信号ｈ （ｄ Ａ Ｎ Ｄゲート３３により所定レベル
に引き上げられてから時定数回路ろ１に供給される。時
定数回路３１はＲ５＊ Ｇｙ、、で定寸る時定数で信号
１１の立上り速度を遅くする。その結果、時定数回路６
１の出力側には第５図工に示すような立上りのな１つだ
信号１が得られる。このれる。 比較器３２Ｉｒｉ、信号１が立上って基準電圧Ｖ１に達
する捷では低レベルの出力電圧を発生するが、時刻ｔＢ
で信号ｉが基準電圧レベルＶ１を超えてからその後オフ
になるまで高レベルの出力電圧を発生する。その結果、
比較器３２の出力側から第５図Ｊ（１３） に示すように基準パルス信号りに対して時間ｔ１（時刻
ｔＡからｌｌ３ｔで）立上りの遅延する信号Ｊが得られ
イ）。この信号】は、時限ｔ１を有するベースオン信号
としてトランジスタ４２．パルストランス４６．ツェナ
ーダイオード４４を通り主トランジスタＴ１のベースに
供給され、トランジスタＴ１をオンにする。 一方、比較器ろ６においては、信号ｌが供給されろ以前
その非反転入力端子は低レベルにあるが、このとき比較
器６６の出力側は抵抗ろ７を介してオフレベル、すなわ
ち低レベルの基準パルス信号１１を受けるため、低レベ
ルの出力電圧が発生されている。しかし、時刻ｔＡで信
号ｉが供給されたとき、同時に基準パルス信号りはオン
レベル、すなわら高レベルになる。これにより、時刻ｔ
Ａから信号１が立」二って基ｆｆ／Ｌ電圧■２に達する
時刻ｔ。まで、比較器６６は高レベルの出力電圧を発生
する。そして時刻ｔｃを過ぎて信号ｉが基準電圧レベル
■２より太きくなると、比較器６６は再び低レベルの出
力電圧を発生する。その結果、比較器３６の出力（１４
） 側には、第５図Ｋに示すように時刻ＩＡから１゜捷での
パルス幅ｔ２を壱する信号Ｋが得られる。この信号には
、印加期間ｔ２を有する逆バイアス信号としてトランジ
スタ４５．パルストランス４６．ツェナーダイオード４
７を通り主トランジスタＴ４のベースに供給され、トラ
ンジスタＴ４のオフを促進する。 その後時刻ｔＤでパルス信号１１及びベースオン信号ｊ
がオフレベルになったとき、他方の時定数回路６８には
、パルス匿号１１をＮＡＮＤゲート４１により反転して
得られろオンレベルの信号ｔ（第５図Ｌ）が人力される
。これにより、前述と全く同じ動作が時定数回路６８と
両比較器ろ９゜４０とにより行われる。すなわら、時定
数回路ろ８の出力側から第５図Ｍに示すよう１．ｃ立上
りのな捷った信号ｍが得られ、比較器ろ９の出力側にｒ
［パルス信号ｔに対して時間１１（時刻’１１から１１
２寸で）立上りの遅延した信号ｎ（第５図Ｎ）が１（［
らね７、比較器４０の出力側にはパルス幅１２（時刻１
□、からｔＦ４で）を肩する信号ｏ （第５図Ｏ）が１
４） ”） ｆｌ−る。 そして信号ｎ汀、時限１１を有するベースオン信号トシ
てｌ・ランラスタ４８．パルストランス４９゜ツェナー
ダイオード５０を通り主トランジスタＴ４（７）ベース
）；供給され、トランジスタ１４ヲオンにする。寸た信
号０は、印加期間ｔ２の逆バイアス信号トシてトランジ
スタ５１．パルストランス５２゜ツェナーダイオード５
６を通り主トランジスタＴ１のベースに供給され、トラ
ンジスタＴ１のオフを促進する。 １ｆお、ベースオン信号の時限ｔ１及び逆バイアス信号
のパルス幅ｔ２は、基準電圧■１．■２を変えることに
より夫々調整でき、蓄積時間及び主トランジスタのオフ
時を見込んで適当な値に選定される。 以上本発明の一実施例によるベース駆動用タイマー回路
の構成及び動作について述べたが、本発明は従来のベー
ス駆動用タイマー回路と比較して次のような利点をイ１
する。 第１に本発明にお、いては、ベースオン信号を得ろため
の時定数回路と逆バイアス信号を得ろための時定数回路
とは１司−の時定数回路で共用されている。このため、
回路構成が簡単になりコストの低減化が図れるとともに
ベースオン信号の時限と逆バイアス信号の時間期間との
間に整合性を与えることが容易である。 また本発明によれば、ベースオン信号の時限及び逆バイ
アスの印加期間は、従来のベース駆動用タイマー回路の
ように論理ゲートのしきい値に依存するのではなく比較
器の他方の人力側に供給される一定の基準レベル電圧に
依存する。このため、正確な時限、印加期間が得られ、
従来必要であった調整時間が不要となり、周囲温度等の
変化に対して安定した動作を行える。 なお、本発明は電圧形６相出力トランジスタインバータ
のみならず、トランジスタをブリッジ結線して構成され
るＶＶＶＦインバータ、ＣＶＣＦインバータやトランジ
スタサーボ用のブリッジ結線トランジスタチョッパ等に
も適用可能でｉ）ろ。
第１図は、本発明が使用される電１ト形６相出力トラン
ジスタインバータの回Ｍ図、 （１７） 第２図は、従来のトランジスタインバータのベース駆１
ｉｊＩ用タイマー回路の回路図、第３図は、第２図の回
路の各部の信号波形図、第４図は、本発明の一実施例に
よるトランジスタインバータのベース駆動用タイマー回
路の回路図、 第５図は、第４図の回路の各部の信号波形図である。 ６１、ろ８・・・・・・時定数回路 ３２．ろ６・ろ９
，４０・・・・・・比較器、６５・・・・・・基準電圧
発生器Ｔｉ、Ｔ４・・・・・・主トランジスタ。 特許出願人 富士電機製造株式会社 （１８）
ジスタインバータの回Ｍ図、 （１７） 第２図は、従来のトランジスタインバータのベース駆１
ｉｊＩ用タイマー回路の回路図、第３図は、第２図の回
路の各部の信号波形図、第４図は、本発明の一実施例に
よるトランジスタインバータのベース駆動用タイマー回
路の回路図、 第５図は、第４図の回路の各部の信号波形図である。 ６１、ろ８・・・・・・時定数回路 ３２．ろ６・ろ９
，４０・・・・・・比較器、６５・・・・・・基準電圧
発生器Ｔｉ、Ｔ４・・・・・・主トランジスタ。 特許出願人 富士電機製造株式会社 （１８）
Claims (1)
- 【特許請求の範囲】 ブリッジインバータの相対向するトランジスタの一方の
ベース電流のオフ後所定の時限で他方のトランジスタの
ベースにベースオン信号を供給するとともに前記ベース
電流のオフ後の所定期間前記一方のトランジスタのベー
スに逆バイアスを供給することにより前記一方のトラン
ジスタから前記他方のトランジスタにオン状態を切換え
るトランジスタインバータのベース駆動用タイマー回路
において、基準パルス信号の立上りを一定の時定数で遅
らせる時定数回路と、該時定数回路の出力信号と第１の
基準レベル信号とを人力し該出力信号のレベルが該第１
の基準レベルより太きいときのみ高レベルの出力電圧を
発生する第１の比較器と、前記時定数回路の出力信号と
第２の基準レベル信号とを入力するとともに前記基準パ
ルス信号（１） を受け、該出力信号のレベルが該第２の基準レベルより
小さくかつ前記基準パルス信号が高レベルにあるときの
み高レベルの出力電圧を発生する第２の比較器とを具備
し、前記第１の比較器の出力側から前記ベースオン信号
を得るとともに前記第２の比較器の出力側から前記逆バ
イアス信号を得ることを特徴とするベース駆動用タイマ
ー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137368A JPS5839283A (ja) | 1981-09-01 | 1981-09-01 | トランジスタインバ−タのベ−ス駆動用タイマ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137368A JPS5839283A (ja) | 1981-09-01 | 1981-09-01 | トランジスタインバ−タのベ−ス駆動用タイマ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839283A true JPS5839283A (ja) | 1983-03-07 |
| JPH022390B2 JPH022390B2 (ja) | 1990-01-17 |
Family
ID=15197044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137368A Granted JPS5839283A (ja) | 1981-09-01 | 1981-09-01 | トランジスタインバ−タのベ−ス駆動用タイマ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839283A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59164950A (ja) * | 1983-03-11 | 1984-09-18 | Fuji Photo Film Co Ltd | 電気泳動用媒体材料 |
| JPS6051469A (ja) * | 1983-08-26 | 1985-03-22 | Hitachi Ltd | 電力変換装置の駆動回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177824A (en) * | 1974-12-28 | 1976-07-06 | Nippon Telegraph & Telephone | Dccac henkanyotoranjisutano taanofu taimuhoshokairo |
| JPS55141983A (en) * | 1979-04-20 | 1980-11-06 | Kyosan Electric Mfg Co Ltd | Preventing circuit for magnetic-polarization of transistor inverter |
-
1981
- 1981-09-01 JP JP56137368A patent/JPS5839283A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177824A (en) * | 1974-12-28 | 1976-07-06 | Nippon Telegraph & Telephone | Dccac henkanyotoranjisutano taanofu taimuhoshokairo |
| JPS55141983A (en) * | 1979-04-20 | 1980-11-06 | Kyosan Electric Mfg Co Ltd | Preventing circuit for magnetic-polarization of transistor inverter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59164950A (ja) * | 1983-03-11 | 1984-09-18 | Fuji Photo Film Co Ltd | 電気泳動用媒体材料 |
| JPS6051469A (ja) * | 1983-08-26 | 1985-03-22 | Hitachi Ltd | 電力変換装置の駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022390B2 (ja) | 1990-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6046615A (en) | Level detection circuit | |
| US4710704A (en) | IC test equipment | |
| US6624679B2 (en) | Stabilized delay circuit | |
| KR960024887A (ko) | 브이씨씨 검파회로 | |
| JPS6153759A (ja) | 発振回路 | |
| US20190222201A1 (en) | Current-controlled oscillator with start-up circuit | |
| US20040124815A1 (en) | Control circuit for DC/DC converter | |
| JPH0456488B2 (ja) | ||
| US20020046388A1 (en) | Semiconductor integrated circuitry | |
| US5907283A (en) | Power supply voltage detecting circuit for use in semiconductor memory device | |
| USRE37876E1 (en) | Power supply switch reference circuitry | |
| JPH022390B2 (ja) | ||
| JPS63305755A (ja) | スイッチング電源制御回路 | |
| JPH035096B2 (ja) | ||
| US6194922B1 (en) | Output buffer circuit for semiconductor device | |
| KR100446276B1 (ko) | 펄스 신호 발생기 | |
| JP2693545B2 (ja) | パルス遅延回路 | |
| JPS59148427A (ja) | サイリスタ模擬回路 | |
| JPH10332748A (ja) | 全波ピーク検出器 | |
| KR930008110Y1 (ko) | 마이컴의 폭주자동 리세트 장치 | |
| SU849467A1 (ru) | Устройство согласовани высоковольтнойКОММуТАциОННОй цЕпи C иНТЕгРАльНОйМиКРОСХЕМОй | |
| JPS5843436Y2 (ja) | 駆動回路 | |
| JPS63261172A (ja) | 周波数検出回路 | |
| SU1100718A2 (ru) | Импульсный генератор | |
| JP2647930B2 (ja) | 半導体遅延回路 |