JPS5839330B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理システムに関し、特にデータ処理装
置と複数の周辺装置間のインターフェース装置に関する
。

データ処理装置を複数の周辺ユニットにインターフェー
スする問題はこれまで多くの方法で解決されてきた。

例えば、キャラクタ又は語の全ビットがデータ処理装置
と周辺ユニット間で同時に、即ち並列に転送されるよう
な並列データ路を使用することによってインターフェー
スが行なわれた。

多くのシステムにおいて、かかる並列ビット転送に付随
する問題は、インターフェースロジック用ハードウェア
のコストに加えて処理装置と周辺装置間の接続用附加線
のコストが増大することである。

このようなコストを減少させると同時にインターフェー
ス装置の構成を簡単にするためには、処理装置と周辺ユ
ニット間の直列型データ路を使用することが望ましい。

しかし直列型データ路では、各キャラクタ又は語がデー
タ路に沿って１ビツトずつ直列に転送されなげればなら
ないためシステムの応答時間を低下させる。

直列伝送を利用する時にかかる応答時間またはスループ
ットを最少にするためにはできる限り逆応答時間を補償
するようなデータ伝送技術を使用するとともに費用を減
少させるためには最小限度の論理素子を使用するのが望
ましい。

従って本発明の主目的は、データ処理装置を複数の周辺
装置と直列インターフェースすると同時にシステムにお
いて比較的早い応答時間またはスループットをなお維持
する結合装置を提供するにある。

上述した目的は本発明により、夫々１つ又はそれ以上の
周辺装置（ユニット）をインターフェースする複数の周
辺インターフェースボックスとデータ処理装置とを有す
るデータ処理システムによって達成される。

データ処理装置とこれらボックス間には、データ伝送路
において処理装置から最も遠いボックスが最底の優先順
位を有し、最も近いボックスが最高の優先順位を有する
ようにデータ処理装置とボックス間に直列に接続される
全２重データ転送路が結合されている。

処理装置からおよび処理装置へのデータ転送は全２重化
方式で行うようシステム構成され、これによって処理装
置から転送されたデニタはある与えられたサイクルにお
いて出力語及び優先語の形態で送られ、同時に各サイク
ルにおいてインターフェースボックスの１つから処理装
置に２つの入力語が転送される。

優先語は、次のサイクルに対するデータ転送の優先順位
を決定するために使用される。

各インターフェースボックスには、優先語に応答し、次
のサイクル中に処理装置へのデータ転送を認められるボ
ックスを決定するための装置が備えられる。

そして、そのような優先権を有するよう決定されたボッ
クスが次の１サイクルにおいて処理装置にデータを転送
するのを可能にする装置が更に設けられる。

本発明の装置は、正の流れ、負の流れ及び流れ無しとい
う３つの段階の信号に応答し、これによって、論理要素
を減少させると同時に比較的改善されたシステム応答時
間を提供する。

第１図は本発明が使用されているシステムの全体的ブロ
ック図を示す。

処理装置１０は、バス３０及びインターフェース１２−
１によって少くとも１つのインターフェースボックス群
に結合している。

バス３０は処理装置１０とインターフェース１２−１間
で双方向のデータ転送を行うように結合されている。

インターフェース１２−１は基本的にはバス３０に受信
された１文字の並列ビットを直列ビットに変換するため
の並列−直列変換器であり、それによって得られた直列
ビットはインターフェースボックス１４を介して直鎖結
合されているバス３２−１〜３２−Ｎ上を転送される。

更ニインターフェース１２−１は、バス３６から直列的
に受信されたビットをバス３０による転送用の並列形態
、すなわち文字形態のビットに変換する。

このシステムは、本発明の全２重モード動作を可能にす
る直列又は連鎖路のバス３２及び３６を１つまたは複数
個有してよい。

バス３４及び３８はバス３２，３６に対して並列接続さ
れた別のデータ路を形成する。

図示されるシステムでは、並列接続された複数（Ｎ個）
の全２重路が設けられる。

Ｎ個並列路に対してＮ個のインターフェース１２が存す
るよう、各並列路インターフェース１２が結合される。

インターフェースボックス１６−１や１４−１〜１４−
Ｎ等の各々には例えばトランスデユーサやディスプレイ
端末等の周辺装置が１つ又はそれ以上結合される。

すなわち、第１図に示すように、例えば端末装置１８−
１〜１Ｂ−Ｎはインターフェースボックス１４−１に結
合され、端末装置２０−１〜２０−Ｎはインターフェー
スボックス１４−２に結合される。

各インターフェースボックスは第４図及び第５図に示す
ような受信ロジック及び送信ロジックを備えており、そ
れらの共通要素は第３図に示されている。

データは、１ビツトずつインターフェース１２−１から
例えばバス３２−１により直列に転送されて各インター
フェースボックス１４−１内の要素によって受信され、
更にそれぞれの周辺装置へ転送される。

説明を簡単にするため、処理装置１０とインターフェー
スボックス１４−１〜１４−Ｎ間のデータ転送だけを述
べるが、同じ動作が他のデータ路にも当てはまる。

送信動作中、データはバス３６によりビット毎に直列転
送される。

回路網構成は、処理装置１０へのデータ転送を要求する
最高優先順位の能動装置がそのデータ転送を終了するま
で他のより低い優先順位インターフェースボックスから
のデータ転送を禁止化（阻止）するようになっている。

受信動作中、処理装置１０からのデータは各ボックス１
４−１〜１４−Ｎによって受信され、かつアドレスされ
たボックス以外の全てのものによって拒絶される。

優先順位決定及び承認は第２図に示しである。

第２図に示すように、データ転送用サイクルが含まれて
いる。

説明を容易にするため３つのサイクルのみが示されてい
る。

各サイクルと副サイクル間に後述するギャップが示され
ている。

処理装置１０からインターフェースボックス１４へのデ
ータ転送用バス３２上をデータはビット毎に直列に転送
され、各サイクルの第１副サイクルにおいて出力語が転
送され、第２副サイクルにおいて優先語が転送される。

優先語は次のサイクルにおける優先順位を決定するため
に使用され、従ってサイクル１においてバス３２上を転
送される優先語はサイクル２が始まる前にサイクル２に
対する優先順位を決定するために使用される。

これと同時にかつ本発明による全２重動作に一致して、
少くととも２つの入力語がインターフェースボックス１
４の１つから処理装置１０にバス３６を介して転送され
うる。

この転送は各サイクル中に２人力語の形態で示されてい
る。

前述した如く、各インターフェースボックスは受信ロジ
ック及び送信ロジックを備えている。

第４図及び第５図にそれぞれ示される受信ロジック及び
送信ロジックに共通するロジックが第３図に示されてい
る。

第３図を参照すると、ライン駆動器ばかりでなくライン
ターミネーション及びアイツレ−ジョンユニットが附加
的ロジックと結合されている。

ラインターミネーションユニット４２及びアイソレーシ
ョンユニット４４，４６は入力ロジック４０に含まれる
。

ライン駆動器４８には例えばテキサスインスツルメント
社製のモデル番号７５．３２５が用いられる。

インターフェースボックスへの人力はラインターミネー
ションユニット４２によって受信され、バスの出力側は
ライン駆動器４８の出力ラインに結合される。

従って第１図に示すように、例えばインターフェース１
４−２に関して、受信部に対する入力はバス３２−２で
あり、出力はバス３２−３である。

また送信部に対する入力はバス３６−３であり出力はバ
ス３６−２である。

ラインターミネーションユニット４２は、インピーダン
ス整合のために使用される例えば４個の抵抗を有する。

論理１を示すビットは、抵抗４２−１、フォトカプラ４
４中のダイオード素子４４−１及び基本的には抵抗４２
−２を介して流れる電流により決定される。

これはナントゲート４４−２の出力における電圧零によ
りフォトカプラ４４によって転送される。

正電圧である作動パルス電圧は論理要素の出力における
円で示される如きナンド回路を介して反転されフォトカ
プラ４４がダイオード４４−１中の電流によってオンと
なると、電圧零がワン−ライン上に現われる。

すなわち、論理「１」状態をあられす結果として電圧零
信号が生じる。

同様に論理ｒＯＪ表示に対して電流が抵抗４２−２、フ
オカプラ４６のダイオード４６−１及び抵抗４２−１を
介して流れる。

これによりフォトカプラ４６のナンドゲー）４６−２は
オンとなりゼロ−ライン上に論理「１」を表わす電圧零
を生じる。

従ってワン−ライン上の論理「１」は入力ロジック４０
によって受信される一方向の電流を表わし、ゼロ−ライ
ン上の論理「１」は他方向の電流を表わす。

抵抗４２−３及び４２−４はインピーダンス整合するよ
うに動作し、線５０への排出電流路を与える。

従ってバス３２−２のような各インターフェースボック
スを接続するバスは３本の線を有し、その中の１本はシ
ールド線である。

論理「１」及び「０」表示は第４図及び第５図に示すよ
うに附加的ロジックに供給されて処理され、しかル後次
のインターフェースボックスへの転送のためにライン駆
動器４８に送られる。

ライン駆動器４８（マ勿論、並列接続された複数（Ｎ本
）のデータ路の１つに含まれる最後段のインターフェー
スボックス１４−Ｎに設けられる必要はない。

同様に、入力ロジック４０は最後段のインターフェース
ボックス１４−Ｎの送信ロジックに設けられる必要はな
い。

而して第３図に示すようなワン及びゼロ−ライン上の信
号は、入力に受信された夫夫のビット状態を識別するた
めに電圧ゼロ状態によってあられされる。

ギャップに対する場合のように電流がなげれば、後述さ
れるようにゼロ及びワンラインは電圧「１」信号を生じ
る。

次に、第４ａ図、第４ｂ図を参照してインターフェース
ボックスの一つ、例えばインターフェースボックス１４
−２の受信ロジックを説明する。

入力ロジック４０は、単一バス３２−２の３本の線を受
信するように接続されている。

また受信ロジックは、その出力信号をバス３２−３に与
えるように接続された駆動器４８−Ｒを有している。

他のロジック素子についても同じことであるが、駆動器
４８−Ｒは、入力信号が円によって示される否定入力に
供給されるならば電圧零の入力信号に応答する。

受信ロジックは、フリップフロップ５６及び５８によっ
てそれぞれ作動される出力語及び優先語ライン５２，５
４を含む主要素子を有している。

第４図のロジックには、優先語の転送期間中にこのボッ
クス１４−２が優先権を要求しであることを他のインタ
ーフェースボックスに表示するために使用されるＭＹ優
先権ロジック６０が設けられている。

優先権ロジック６０は、優先権を要求しているボックス
の識別を可能にする割込み制御ロジック６２によって制
御される。

更に含まれているロジックは、サイクルと副サイクル間
の中断を決めるためのクロック信号を発生するクロック
ロジック６４である。

また種々のバス制御機能を発生するための入力バス制御
ロジック６６が設けられている。

またシフトレジスタ６８が直列形式の語又は文字のビッ
トを受信するよう設けられ更に周辺装置を識別するカー
ドアドレスを用いてデータを周辺装置に転送するための
ロジックが設けられる。

特にライン７０が電圧零信号を有すると、これはインバ
ータ７２を介して論理「１」状態を転送する。

全て論理「１」ビットからなる優先語の転送期間中、Ｍ
Ｙ優先権ロジック６００２つの出力状態は、夫々ライン
７４に対しては論理「０」、ライン７６に対しては論理
「１」である（このことは、ライン９６上に優先権要求
があられれている場合のみ１ビット時間の間において生
じる。

）。ナントゲート７８の一人力における論理「Ｏ」状態
及び他入力における論理「１」状態により、電圧「１」
状態が駆動器４８−Ｒの一方の入力に対するライン８０
上にあられれる。

電圧「１」状態は前述した否定入力のために駆動器４８
−Ｒを作動させる条件ではない。

ナントゲート８２への両入力が論理「１」であるの、で
１、ライン８４上のナントゲート８２の出力は論理「１
」状態、即ち電圧零である。

駆動器４８−Ｒは処理装置１０から更に離れている他の
インターフェースボックスにこのような論理「０」状態
を表示する。

ライン下流側の他のインターフェースボックスの動作は
割込み制御ロジック６２に関して後述する。

前述したように、ロジック４０−Ｒ，ロジック６０、ナ
ンドゲー）７８．８２及び駆動器４８Ｒに関する上述の
説明は、優先語がデータ路上を転送されライン９６上に
優先権要求があられれている場合に関連している。

データが出力語の形態でデータ路上を転送されていると
き、ＭＹ優先権ロジック６０は論理「１」状態がライン
７４上にあられれかつ論理「０」状態がライン７６上に
あられれるように作動される。

入力ロジック４０−Ｒによって受信された論理「１」状
態ビットを表わす電流によりナントゲート７８への他入
力は論理「１」であり、これとライン７４上の論理「１
」状態とによってライン８０上に電圧零状態が生じる。

これにより、駆動器４８−Ｒは論理「１」状態をあられ
す電流を次のインターフェースボックスに与える。

各インターフェースボックスはそのシフトレジスタ６８
において優先語ばかりでなくデータをも受信する。

論理「０」状態信号が受信されこれがライン７１上に現
わされると、この論理「０」信号は、直接ライン８４を
介して駆動５４Ｂ−Ｒの下方入力に加えられ、これによ
り論理「０」状態を表わす電流が他のインターフェース
ボックスに与えられる。

この場合、ライン７１上の信号状態はナントゲート８２
の出力の状態を無効にする。

ライン５４上の優先語表示又はライン５２上の出力語表
示の動作について説明すると、出力語の転送サイクル期
間中は最初のクロック時でバス３２−２から受信する論
理「１」信号に応答してフリップフロップ５６がセット
され、その期間中セット状態を維持する。

優先語の転送サイクル期間中は最初のクロック時でバス
３２−２から受信する論理「０」信号に応答してフリッ
プフロップ５８がセットされ、その期間中セット状態を
維持する。

両フリップフロップ５６．５Ｂはギャップ状態を表わす
ライン９０上の信号によってリセットされる。

ＭＹ優先権ロジック６０のライン１４゜７６上の論理状
態について既に述べたように、ＮＡＮＤゲート９４の出
力は作動するとロジック６０のフリップフロップ９２を
セットする。

ＮＡＮＤゲート９４は優先権ライン９６とクロックライ
ン１１２とによって作動されろ。

優先冷時間中で当該インターフェースボックスが割込み
を要求しているとき、最高優先準位態動インターフェー
スの地位が与えられるならば、優先語ライン９６が高レ
ベルになってフリップ７０ツブ９２をセットしライン７
４，７６に対して上述したような論理状態を与える。

次に割込み制御ロジック６２について述べると多数のゲ
ートを含むロジック９８が設けられ、このロジック９８
はライン１００上の割込み要求信号と相俟ってライン９
６上に高レベル状態、すなわち論理「１」状態を生じさ
せる。

上述したように、そのような優先権表示は優先冷時間中
に行われる。

各インターフェースボックスはそれ自身のボックスアド
レスを有し、このアドレスは例えば指ホイールスイッチ
により規定されて対応する状態をライン１０２上に与え
る。

最初４ビツトのボックスアドレスはロジック９８の入力
で１６ビツトに変換され、各ビットはバス１０２を通っ
て対応ゲート９８−Ｎに供給される。

而してライン１０２上のボックスアドレスは、ロジック
９８に設けられている各アンドゲート９８−１〜９８−
１６によって受信するように結合されている。

システムが全２重路により１６個までのインターフェー
スボックスに対応するよう、シフトレジスタ６８−１に
は１６ビツトが含まれる。

いわゆるスタート又はマークビットがレジスタ６８−１
中の各段をシフトされるので、後で更に詳しく述べるよ
うにマークビット表示は夫々アンドゲート９８−１〜９
８−１６の入力に受信される。

即ち、マークピットがレジスタ６８−１の第１位置にあ
るとき、マークピットはロジック９８の第１アンドゲー
ト９８−１にて受信される。

そのようにしてマークピットがレジスタ６８−１の最後
段の位置にあるとき、それはロジック９８の最後のＡＮ
Ｄゲート９８−１６に受信される。

レジスタ６８１からバス１０４に受信されたビットとバ
ス１０２に受信されたボックスアドレス間に比較一致が
あると、アンドゲート９８−１〜９８−１６の１つが信
号を発生し、オアゲート９９はかかる比較一致を生ずる
インターフェースボックスのみに対してアンドゲート１
０６の一人力に論理「１」信号を与える。

もしライン１００上に示されるようにこの特定のインタ
ーフェースボックスによる割込み要求がありかつこのと
き優先語が転送されているとすると、アンドゲート１０
８はアントゲ−）１０６の抽入力に論理「１」状態を与
えるように作動して優先ライン９６上に論理「１」状態
を生じさせる。

前述したようにライン９６はロジック６０及び後述する
ような入力バス制御ロジック６６に結合されている。

情報をシフトレジスタ６８でシフトするためにシフトパ
ルスが発生されなげればならない。

更にサイクル間と副サイクル間のギャップが表示されな
げればならない。

ロジック６６と共にクロックロジック６４がこれらの目
的のために設けられている。

ライン７０及び７１上の論理「１」又はｒＯＪに応答し
てオアゲート１１０はライン１１２上に論理「１」信号
を与えるように接続されている。

ライン１１２上の論理「１」信号はアンドゲート１１４
の一方の入力に接続され、アンドゲート１１４の出力は
他方の入力も論理「１」であるときにシフトクロックを
生じるように接続されている。

この場合、他方の入力は、ワンショットマルチバイブレ
ーク１１８に接続された遅延ユニット１１６が１ビット
時間だけ遅れた論理「１」信号を発生することによって
論理「１」である。

従ってライン１１２に論理「１」表示がなくてワンショ
ットマルチバイブレータ１１８の出力に論理「１」表示
が現われるのは、ギャップが表示されるときのみである
。

ギャップが表示されると、即ちオアゲート１１０が両人
力に「１」状態のみを受けると、線１１２上の論理レベ
ルは「０」状態になる。

上述したように、ライン７０．７１上には相補的信号が
表われ、ギャップ時間に続く優先語の最初のクロック時
には論理「Ｏ」表示（ライン７０には電圧「１」信号、
ライン７１上には電圧「０」信号）が現われ、ギャップ
時間に続（出力語の最初のクロック時には論理「１」表
示（ライン７０には電圧「０」信号、ライン７１には電
圧「１」信号が現われる。

ア シフトクロックが発生され、バス３２−２に受信
されたデータがロジック４０−Ｒ、ライン７０を介して
フリップフロップ５６及びアンドゲート１２０に転送さ
れる。

出力語の期間中フリップフロップ５６は最初のクロック
時でセットされその１ セット状態を維持する。

アンドゲート１２０は、ライン５２からの電圧「１」信
号とライン７０からの出力語を両人力に受けとる。

従って、アンドゲート１２０はライン７０上の論理状態
に応じた出力信号をシフトレジスタ６８に送る。

すなわちν ライン７０上の論理状態が「１」（電圧「
Ｏ」）のとき論理Ｔ１」（電圧「Ｏ」）がアンドゲート
１２０の出力に現われ、ライン７０上の論理「０」（電
圧「１」）はアンドゲート１２０の出力に論理「０」（
電圧「１」）として現われる。

アンドゲート１２０の出力はライン１２２を介してパリ
ティ発生器１２４にも供給される。

パリティ発生器１２４は受信した１６ビツトの語につい
てパリティを決定しパリティをシフトレジスタ６８の第
１ステージ６８−２に受信されたパリティビットと比較
するために比較器１２６に送る。

この点は後述する。

なお、フリップフロップ５８は、優先語の期間中最初の
クロックでライン７１からの電圧ｒＯＪ信号でセットさ
れセット状態を維持する。

従って後述するように、アンドゲート１０８の一人力に
は優先語の期間中電圧「１」信号が供給される。

ライン１１２上のクロック信号は、ライン５２及び５４
に出力語も優先語も存在しないときアンドゲート１２８
を作動させるために使用される。

このようにしてシフトレジスタ６８に関連したフリップ
−フロップ段は、第１段、即ちフリップフロップ６８−
２が論理「１」を表示するようにセットされる場合を除
いて論理「０」をるられすようにリセットされる。

これはいわゆるスタート又はマークビットである。

このパリティビットは、夫々の語がレジスタ６８の全段
へ送信された時にステージ６８−２に含まれる。

アンドゲート１２８の出力における信号は入力バス制御
ロジック６６の７リツプフロツプ１６６をリセットする
ためにも使用される。

ギャップ条件があると、バス３２−２に受信される電流
の欠如によって（従ってライン７０．７１上の電圧「１
」信号によって）ライン１１２の論理（電圧）状態は「
Ｏ」であり、インバータ１３２によってライン１３０上
に論理「１」状態があられれる。

ライン１３０上の論理ｒｌＪ状態は、ワンショットマル
チバイブレータ１１８の出力における先行ビット時間か
ら遅延された論理「１」状態と組合わさってアンドゲー
ト１３２を作動させ、ライン１３４上にエンドクロック
信号を発生させる。

ライン１３４上のエンドクロック信号はロジック６６に
関連して使用されるとともに夫々のインターフェースボ
ックスに結合する受信周辺装置制御カードに対するスト
ローブとして使用される。

前述した如く、出力語サイクル信号が発生しこれによっ
てアンドゲート１２０がデータをレジスタ６８の入力に
送ったとき、かかるデータはゲート１１４の出力に発生
されるシフトクロックによって１ビツトずつシフトされ
る。

前述したようにレジスタ６８の初段６８−２は論理「１
」、即ちマークピットでセットされ他の全ての段はリセ
ットされている。

従ってシフトパルスがレジスタ６８によって受信される
と、マークピットは次段６８−３にシフトされて行き、
１語の各ビットの受信の完了時に段６Ｂ−３が入力作動
ビットを含むまでシフトされる。

動作時に段６８−３中のマークピットは、１６ビツトレ
ジスタ６８−１の第１段に受信される。

マークピットがシフトレジスタ６８の最後段に受信され
ると、停止信号がライン１４０に発生され段６８−３中
の入力作動ビットと一緒にアンドゲート１４５を作動さ
せてアドレス比較器１４２を作動させる。

この時、シフトレジスタ６８は、段６８−２中に１パリ
テイビツト、段６８−３中に１人力作動ビット、レジス
タ６８−１の最初の４位置（段）中にボックスアドレス
レジスタ６８−１の次の４段中にカード又は周辺装置ア
ドレス、及びレジスタ６８−１の次の８段中に８ビツト
データを含んでいる。

段６８−４には、マークピットの論理「１」表示が含ま
れている。

ボックスアドレスの４ビツトは、アドレス比較器１４２
０１人力にてライン１４４を介して受信される。

比較器１４２の他の入力は、バス１０２を介してボック
スアドレスを受信するように結合されている。

もし段６８−２中のパリティビットと発生器１２４によ
って発生されたパリティとに応答して比較器１２６がパ
リティエラーを表示すると、アドレス比較器１４２は不
動作にされる。

しかし実際に不動作信号がなく段６８−４のマークピッ
トが作動状態をあられしかつライン１４４上のボックス
アドレスとライン１０２上のボックスアドレスが一致し
ているならば（これはインターボックスがそのレジスタ
６８に同じ情報を受取ったことを意味する）、ライン１
４６上に作動信号が発生される。

この作動信号は、アンドゲート１４８によるカードへの
データ転送を可能にするカードアドレスがインターフェ
ースボックスに接続された各カードまたは周辺装置コン
トローラに転送されるのを可能にするため、アンドゲー
ト１５０がライン１４６上の信号に応答して作動される
。

またライン１４６上のストローブ信号は入力要求信号を
受信カードに送信するようアンドゲート１５２を作動さ
せるためにも使用され、更にライン１３４上のエンドク
ロック信号及びライン５２上の出力信号に応答してスト
ローブ信号をアンドゲート１５４を介してアドレスされ
たカードに送るためにも使用される。

比較器１２６はまた適正なパリティ状態を示すパリティ
作動信号を発生する。

従ってアドレスされたカードには、夫々のカードアドレ
スに関連した適当な周辺装置にデータを与えるため、入
力要求、ストローブ及びパリティ作動信号等の作動信号
が与えられる。

送信ロジックに関連して入力バスを制御するためロジッ
ク６６は入力バス作動信号を発生するように応答する。

すなわち、ライン９６上の優先権信号とエンドクロック
信号とに応答してアンドゲート１６０が作動してフリッ
プフロップ１６４をセットしライン１６２に入力バス作
動信号を生じる。

フリップフロップ５６，５８をリセットするために使用
されるライン９０上のギャップ信号はフリップフロップ
１６６によって発生される。

フリップフロップ１６６はアンドゲート１６８からの論
理「１」信号に応答して、すなわちインバータ１３２の
出力における論理「１」信号とワンショットマルチバイ
ブレータ１１８の出力における論理「１」信号とに応答
してセットされギャップ状態を表示する。

その後フリップフロップ１６６はリセットされる。

従って本発明の各インターフェースボックスに関連して
使用される受信ロジックを簡単に述べると、第４図に示
す如く、「１」及び「０」状態を表わす論理信号を発生
するために使用される入力ロジック及び「１」状態もｒ
ＯＪ状態も表わされず実際にはギャップがあられされる
という表示を発生するとともに各状態間を区別するため
の装置が示されている。

従ってこれは、サイクル間とサブサイクル間で優先語と
出力語とを区別する。

従って全ビットが論理「１」である優先語の期間中優先
権を要求するインターフェースボックスは、優先語時間
に全て論理ｒＯＪを転送することによってそれが最高優
先割込み要求装置であることを他のより低い優先順位の
ボックスに通知する。

この条件は第５図に示すような送信ロジックと関連して
次のデータ転送サイクルのために使用される。

従って優先語の直前にギャップが表示され、シフトレジ
スタ６８中の第１ビツト、即ちマークピットはデータ転
送の次のサイクルにおいて処理装置１０にデータを転送
する最高優先割込み要求インターフェースボックスを示
すよう表示される。

出力語時間がライン５２に示されると、データがレジス
タ６８に転送され、レジスタ６８０段６８−４中のマー
クピット即ちストップビットの表示によりデータ等をア
ドレスされた周辺装置に対応する適正カードに与えるた
めにライン１４６上にゲートパルスが発生される。

データ転送サイクルにおける優先語と出力語の送信期間
中、入力語は第５図に関連して述べるように処理装置１
０に転送され得る。

次に第５図を参照すると、第４図に示すものと同じイン
ターフェースボックス、即ちボックス１４−２用の送信
ロジックが示されている。

インターフェースボックス１４−２の入力には入力ロジ
ック４０−Ｔに結合された入力ライン３６−３カ接続さ
れ、インターフェースボックス１４−２の出力駆動器４
８−Ｔには出力ライン３６−２が接続されている。

入力論理４０−Ｔの作動パルス入力はアンドゲート２０
２と入力バス作動器１６２とから入力信号を受信するナ
ントゲート２００によって与えられる。

これは、作動パルスが好ましくは固定、即ち常時存在す
る電圧である受信ロジックとは異なっている。

第４図のロジックから得られるようなライン５４及び５
２の優先語又は出力語の期間中、オアゲート２０２は論
理「１」信号をナントゲート２００の一人力に与える。

ナントゲート２００は、最高優先順位要求装置に対する
ライン１６２上の入力バス作動信号の発生により作動さ
れる。

ナントゲート２００の作動により作動パルス信号が無能
化され、これにより他の如何なる低優先順位のインター
フェースボックスからのデータも受信され得ない。

即ち第３図の入力ロジックは作動されなくなって光導伝
素子４４及び４６はデータを通すことができず、従って
バス３６はめの点で開路される。

しかし、ナントゲート２００の作動によって示されるよ
うなギャップ時間中たとえより高い優先順位の割込み要
求装置があっても、論理４０−Ｔへの作動パルス入力が
発生されてパリティエラー情報を通すように入力ロジッ
ク４０−Ｔを作動させる。

つまり出力語の期間中にパリティエラーがあると、処理
装置１０は補正動作を行ってよいことを通知される。

かかるパリティエラーは一人力としてパリティエラー信
号を、別の入力として第４図の受信ロジックから受信し
たギャップ信号を有するナントゲート２０８によってイ
ンターフェースボックスのワン−ラインに与えられる。

従ってパリティエラーがギャップ時間にインターフェー
スボックスの一つから処理装置１０に転送され、優先語
又は出力語時間において割込み要求最高優先順位装置は
低優先順位装置とデータ処理装置１０間のデータ転送路
をオープンにする。

ギャップ時間に、シフトレジスタ２１２の第１段２１２
−１及び最後段２１２−２はリセットされて論理「０」
を表示し、１６ビツトレジスタ２１２−３はバス２１４
から並列にビットを受信するように作動される。

バス２１４上の情報は第４図に示すように指ホイールス
イッチ等によって発生される論理レベルで供給されるボ
ックスアドレスを識別するための４ビットと、カードア
ドレスを識別するための４ビツトと、および周辺装置か
らデータ処理器１０へ転送されるデータの８ビットとを
含んでいる。

この情報は、レジスタ２１２−３の作動時からギャップ
時間中−塵発生されるシフト信号に応答したかかる情報
のストローブの発生時までレジスタ２１２−３の１６ビ
ツト段に与えられる。

シフト信号は、ライン１６２上の入力バス作動信号及び
ライン１１５上のシフトクロック信号の存在に応答して
発生される。

レジスタ２１２におけるビットシフトは次のようにして
達成される。

まず第１段２１２−１はレジスタ２１２−３の後続段に
論理「１」信号を与えるようにセットされ、データビッ
トが段２１２−２からライン２４０にシフトされる度毎
に最終的に段２１２−２がセットされる。

これはレジスタ２１２によって受信されるシフトパルス
が論理「１」信号をそこから発生するようにマークビッ
トとして表示されるパルス電圧（＋Ｖ）によって達成さ
れる。

そのデータはライン２４０及び２４１を介して入力デー
タ制御ロジック２４２に転送される。

次いでそのデータはデータ路３６−２を介して処理装置
１０に送られるようにワン及びゼロ−ラインにそれぞれ
転送される。

ライン１６２の入力バス作動信号が真でライン２５５上
の信号によって表わされるレジスタ空検出器２５４が真
でないとき、データは、アンドゲート３００及びナント
ゲート３０１及び３０２を介してワン及びゼロ−ライン
において、ライン３１０上の信号によってクロックされ
る。

従って素子２１２−２のＱ出力が論理「１」であると、
ゲート３０２への両人力は真でラインーワンには真出力
が生じる。

フリップフロップ２１２−２の相補出力ラインＱは論理
「０」であってナントゲート３０１を不動作にする。

レジスタ空検出器２５４が真でマークビットがスタート
ビット位置２１２−２にあるとき、１６シフトパルスの
後、ゲート３０３の出力は真となって入力データ制御ロ
ジック２４２中のゲート３００を不動作に、入力バリテ
ィ制御ロジック４００中のゲート３０９を作動にする。

ゲート３０９の出力はナントゲート３０７及び３０８を
作動させてフリップフロップ３０６の両出力Ｑ及びＱを
ワン及びゼロ−ラインに送出する。

フリップフロップ３０６はライン２４３に現われるデー
タの状態に応じてトグル動作する。

０． Ｓ、Ｍ、 Ｖ。３０５により発生される入力クロ
ックは、パリティビットがロジック４００によって送信
された後にセットされるフリップフロップ３０４からの
Ｑラインによって禁止される。

前述したように、シフトレジスタ２１２の第１段２１２
−１は最後の段即ちスタートビット段２１２−２の他に
もレジスタ２１２−３の各段に論理１１」を与えるため
に使用される。

レジスタ２１２−３の１６ビツト段の各々が論理「１」
信号を含んでいるとき、レジスタ空検出器２５４はこれ
を、段２１２−２中のスタートビットが論理「Ｉ」とな
ってレジスタ空検出器２５４を作動する時に、検出する
。

以上のように、第５図の送信ロジックの動作及び最高優
先割込み要求装置を略述すると、その入力ロジック４Ｏ
−ＴＩＸより低い優先順位装置がデータを処理装置１０
に転送できないように不動作状態になる。

更に処理装置１０によっていかなる必要補正も開始され
るように、パリティエラーがギャップ時間において処理
装置１０に転送される。

更にシフトレジスタ２１２は１６ビツトを並列に受信す
るように結合されており、かかる並列ビットはインター
フェースボックスアドレス、即ち周辺装置アドレスやレ
ジスタ２１２からシフトアウトされたとき１ビツトずつ
インターフェース１２１に転送されるデータを含んでい
る。

このシフトアウトは、レジスタ２１２−３が空であるこ
とをレジスタ空検出器が検出する時に停止される。

最後に、直列形式で受信されるビットはインターフェー
ス１２−１において生ずる変換により４語並列となって
処理装置１０に転送される。

以上、データ転送を行なうために各々が１つ又はそれ以
上の周辺装置と結合している複数のインターフェースボ
ックスと処理装置とを含む本発明のシステムを述べた。

処理装置への入力語転送を可能にするとともに処理装置
からの出力語および優先語を受信するよう、全２重直列
路または連鎖路で処理装置に結合される本発明のインタ
ーフェースボックスが示された。

優先順位の決定は直前の転送サイクルにおいてなされる
ことにより、システムのスループット向上が図られてい
ることが理解されよう。

さらに本発明のシステムは、転送される語を分離するよ
うギャップ信号を含む３状態の信号を利用することによ
り簡単かつ廉価な構戒で実現される。

【図面の簡単な説明】

第１図は本発明の全体的システム図、第２図は本発明の
データ転送サイクルのフォーマットを示す図、第３図は
データ転送路とインターフェースするインターフェース
ボックスに使用される受信及び送信ロジックの回路図、
第４ａ図及び第４ｂ図はデータ処理装置からデータを受
信するために各インターフェースボックスで使用される
受信ロジックの回路図、第５図は本発明に関連して使用
される送信ロジックの回路図である。 １０：データ処理装置、１２−１：インターフェース、
１４：インターフェースボックス、３０：バス、４０：
入力ロジック、４２：ターミネーションユニット、４４
ニアインレータ、４８ニライン駆動器。

Claims (1)

1. 【特許請求の範囲】 １ （イ）全２重接続装置３２ 、３６ （ロ）前記接続装置３２，３６０一端に接続されたデー
   タ処理装置１０ ←→ 前記接続装置３２．３６に沿って直列に接続され
   、各サイクルにおいて前記データ処理装置１０から周辺
   装置インターフェイスボックスに対して出力語と所定の
   ビット群よりなる優先語とが転送できると同時に１つの
   周辺装置インターフェイスボックスから前記データ処理
   装置に対して２つの入力語が転送できるデータ転送を複
   数のサイクルで反復的に前記データ処理装置と少なくと
   も１つの周辺装置インターフェイスボックス間で行う複
   数の周辺装置インターフェイスボックス１４−１〜１４
   −Ｎ に）各前記ボックスに含まれ、前記各サイクル中に転送
   される優先語に応答し、各前記ボックスが次に生じるサ
   イクルにおいて前記データ処理装置に入力語を転送する
   よう接続されることを決定する装置６２、および （川 各前記ボックスに含まれ、前記決定のなされた前
   記ボックスが次に生じる前記サイクルにおいて前記デー
   タ処理装置に入力語を転送するのを可能にする装置（６
   ６および第５図の送信ロジック）、 を具備するデータ処理システム。 ２％許請求の範囲第１項に記載のデータ処理システムに
   おいて、 前記データ処理装置１０に前記入力語の少なくとも一方
   を転送するための装置２４２を前記転送可能化装置に含
   み、かっ又 （イ）前記出力語を受取るための装置１２０および８ （ｏ） 前記出力語が向けられる特定のボックスを決
   定するための装置１４２ （−→ 各前記ボックスに接続された少なくとも１つの
   周辺装置１８−１〜１ Ｂ−Ｎ、２０−１〜２０−Ｎ、
   および に）前記特定のボックスから１つの前記周辺装置に前記
   出力語を転送するための装置１４８を具備するデータ処
   理システム。 ３ （イ）データ処理装置１０ （ロ）複数の周辺装置１８−１〜１８−Ｎ、２０−１〜
   ２Ｏ−Ｎ （１）複数の周辺装置インターフェイスボックス１４−
   １〜１４−Ｎ 午）双方向データ転送を行うよう各前記ボックスを少な
   くとも１つの前記周辺装置に接続するための装置１４８
   および２１４ （川 前記データ処理装置１０と一端にて結合し、前記
   データ処理装置１０に前記複数のボックスを直列に接続
   し、 ａ、前記ボックスから前記データ処理装置１０にデータ
   を転送するよう接続される入力バス３６、および す、前記データ処理装置１０から前記ボックスにデータ
   を転送するよう接続される出力バス３２、 を含むバス装置３２，３６ （へ）各前記ボックスに含まれ、連続する時間間隔の各
   期間中出力語および所定のビット群よりなる優先語の形
   態で前記出力バス３２からデータを受取る装置４０ （ト）各前記ボックスに含まれ、各前記時間間隔の期間
   中２つの入力語の形態で前記入力バス３６にデータを転
   送するのを可能にする第１の装置（第５図の送信ロジッ
   ク） （７）各前記ボックスに含まれ、前記ボックスが前記デ
   ータ処理装置１０にデータを転送するため前記入力バス
   ３６の使用を要求することを表わす信号を、前記優先語
   が前記出力バス３２上を転送される期間中に、前記バス
   装置に沿って前記データ処理装置１０に最も近い入力バ
   ス要求ボックスにおいてのみ発生する装置６２、および （す）各前記ボックスに含まれ、前記信号の発生に応答
   し、前記信号が発生された前記時間間隔の次に生じる時
   間間隔の期間中前記データ処理装置に少なくとも１つの
   入力語を転送するための第２の装置６６ を具備するデータ処理システム。 ４ 特許請求の範囲第３項に記載のデータ処理システム
   において、 各前記ボックスに含まれ、前記信号の発生に応答し、前
   記の次に生じる時間間隔の期間中、前記データ処理装置
   １０に対して前記信号を発生するボックスよりも遠くの
   前記バス装置３２，３６に接続された任意のボックスが
   前記入力バス３６を介してデータ転送するのを阻止する
   装置２００を具備するデータ処理システム。