JPS5841691B2 - ヒセンケイパルスフゴウヘンチヨウシンゴウノ デイジタルシヨリカイロモウ - Google Patents

Description

【発明の詳細な説明】 本発明は予め定められた区分的線形セグメント圧伸銅に
相応する比較信号を発生する第１の回路を含む非線形パ
ルス符号変調信号のディジタル処理回路網に関する。

ＰＣＭシステムにおいては、アナログ入力信号は通常ア
ナログ・ディジタル（Ａ／Ｄ）変換器に加えられ、アナ
ログ信号を表わすディジタル・コード・ワードに変換さ
れる。

Ａ／Ｄ変換器では、入力信号は例えば低級フィルタおよ
びサンプル・ホールド回路を通して符号器に接続されて
おり、そこでディジタル・コード・ワードに変換される
。

通常の形態では、コード・ワードは直列ビット流の形で
受信端末に伝送される。

そこで符号器を含むディジタル・アナログ（Ｄ／Ａ）変
換器は元のアナログ信号を復元する。

計数型符号器および復号器は通常特定の圧伸剤に相応す
る比較信号を形成するために関数発生器を用いている。

ＰＣＭの分野ではセグメント圧伸剤を用いることに関心
が高まって来ている。

このセグメント圧伸剤とは非線形圧伸剤を区分的に線形
近似したものであって、当業者においては非一様圧伸則
とも呼ばれている。

現在圧伸剤に関して世界的な標準は末だ存在しないが、
広（使われているものとしてμ則とＡ則がある。

説明の便宜上、以下ではμ則に関して記述する。

ここでμの値は圧伸特性の曲率の度合を規定するもので
ある。

既知の符号器および復号器の関数発生器は比較信号を発
生するために通常精密級の素子、例えば精密級の抵抗梯
子型回路網を用いている。

その結果、精密級の素子がその素子値を非一様的に変化
した場合、後続の線形セグメントの比は設計上の所期の
比とは異なってしまうことになる。

それにより符号化または復号化されたＰＣＭ信号に歪が
導入される。

上述の問題点は本発明にしたがい、第１の回路が：ラン
プ関数を発生し、かつ入出力端子を有する第１および第
２の積分器と：符号電位端子を上記第１の積分器の上記
入力に接続するよう作られた第１のスイッチ手段と：上
記第１の積分器の上記出力端子を上記第２の積分器の上
記入力端子に接続するよう作られた第２のスイッチ手段
と：上記第１のスイッチ手段と相補的な形態で動作させ
る手段とより成ることを特徴とする回路網により解決さ
れた。

これらおよび他の目的は本発明の原理にしたがい、２つ
の直列接続された非精密級素子より成る積分器を有する
関数発生器を含む改良されたディジタル信号処理装置に
より遠戚される。

タイミング信号に応動して、積分器は相補的に動作し、
予め定められたセグメント圧伸則比較信号を発生する。

それによって、素子の精度に代ってタイミング信号の精
度で変換の精度が決定されることになる。

第１図は計数型符号器、Ａ／Ｄ変換器、ディジタル信号
処理回路網を示す。

２進カウンタ５０が動作すると、区分的に線形な比較信
号Ｅ２（ｔ）が関数発生器１００によって導線２１０に
提供される。

カウンタは符号器の量子化レベルに相応する時間間隔で
タイミング信号クロック６０によって刻時される。

カウンタ５０は比較信号が導線２００上に現われるサン
プル・ホールドされたアナログ入力信号の振幅を越すま
で、量子化レベルの数をカウントする。

信号比較器４０は比較信号が入力信号の振幅を越したこ
とを検出して、導線２２０上に信号を提供してカウンタ
５０の動作を停止させる。

このときのカウンタの状態がアナログ信号のディジタル
・コード・ワード表現、すなわちＰＣＭコード・ワード
となる。

この例ではカウンタ５０は情報ビット出力端子５１−１
〜５１−７を有する７ビツト・カウンタである。

アナログ入力信号符号サンプラの符号器力端子５１−８
に現われた符号ビットと上記７ビツトが第１図の装置に
よって発生された８ビットＰＣＭコード・ワードを形成
する。

比較器４０の出力端子および関数発生器１００の禁止電
位端子１９０は導線２２０および２３０を介して２進カ
ウンタ５０の第１および第２の入力に接続されている。

タイミング信号クロック６０からの出力は導線２４０を
介して２進カウンタ５０の第３の入力に接続されている
。

図示の非精密級素子より成る関数発生器１００の実施例
では、クロック６０のタイミング精度が１５セグメント
、μ＝２５５の圧伸則比較信号を発生するのに用いられ
ている。

関数発生器１００は符号電位端子１２０を有し、この電
位はスイッチＳ１を通して演算増幅器ＯＰ ＡＭＰＩ
、抵抗Ｒ１およびコンデンサＣ１を含む積分器１５００
Å力に加えられる。

積分器１５０の出力はスイッチＳ２を通して演算増幅器
ＯＰ ＡＭＰ２、抵抗Ｒ２およびコンデンサＣ２より
成る積分器１６００Å力に接続されている。

積分器１６０の出力は比較信号端子１８０に接続されて
いる。

スイッチＳ３およびＳ４はそれぞれコンデンサＣ１およ
びＣ２に並列に接続されている。

スイッチ８１〜Ｓ４はＦＥＴとして示しである。

作動電位端子１１０はスイッチＳ１の制御電極、および
インバータ１７０を通して禁止電位端子１９０およびス
イッチＳ２の制御電極に接続されている。

リセット端子１４０はスイッチＳ３およびＳ４の制御電
極に接続されている。

符号化期間の開始時点においては、ディジタル的に符号
化すべきアナログ信号はアナログ入力端子１０に加えら
れ、低域フィルタ２０によってｐ波され、サンプル・ホ
ールド回路３０によってサンプル・ホールドされる。

リセット端子１４０に加えられるリセット信号に応動し
て比較信号Ｅ２（ｔ）は基準電位にリセットされる。

基準電位は基準電位端子１３０を通して積分器１５０お
よび１６０の第２の入力に加えられる。

ホールドされた信号および比較信号は導線２００および
２１０を通して比較器４０の第１および第２の入力に加
えられる。

比較器４０の出力はアナログ入力信号符号サンプラ７０
によってサンプルされ、基準電位に関するアナログ入力
信号の代数符号が決定される。

それに応じて正または負の符号電位が符号電位端子１２
０に加えられ、予め定められた信号がサンプラ７０の符
号ビット端子５１−８に提供される。

またカウンタ５０はカウントＯにリセットされる。

その後、予め定められて論理信号、ここでは例えば論理
の１信号が関数発生器１００の禁止端子１９０に提供さ
れ、カウンタ５０を作動させる。

比較信号Ｅ２（ｔ）は比較端子１８０に加えられ、次い
で比較器４０により導線２００上のホールドされた信号
と比較される。

比較信号の振幅がホールドされた信号の振幅を越すとき
、禁止信号が比較器４０により導線２２０上に加えられ
る。

それに応じてカウンタ５０は停止される。

このときのカウンタ５０の状態はアナログ信号のディジ
タル符号化状態に相応する。

第２図は既知の１５セグメント、μｍ２５５の圧伸側の
第１象限を示すものである。

縦軸は１１アナログ入力信号＋１であり、第１図の端子
１０に加えられるアナログ入力信号の振幅に相応する。

横軸は１１２進カカウンタ（符号ビット正）１１であり
、カウンタ５０の端子５１−１〜５１−７に現われる情
報ビットおよび第１図のサンプラ７０の符号ビット端子
５１−８に加えられる予め定められた正の信号より成る
ＰＣＭコード・ワードに相応する。

第１象限にはセグメン）ＳＥＧ１〜５ＥＧ８まで示して
あり、各セグメントは１６の量子化レベルに相応スる。

１つのセグメントの傾きの隣接セグメントの傾きに対す
る比はｌ：２である。

すなわちセグメン）ＳＥＧ１〜５ＥＧ８に対し１：２：
４：８：１６：３２：６４：１２８である。

第３図は関数発生器１００内の複数個の信号の間のタイ
ミング関係を示すものである。

各信号はそれぞれＩＩ ｃｌ（ｔ ） ＩＩ、”Ｅｌ（
ｔ ） ” 、 ”Ｃ２（ｔ） ”およびＩＩ Ｅ２（
ｔ ） ＩＩと名付けられており、関数発生器１００内
の各部波形に相応する。

これら信号は説明の便宜上、第１図の符号端子１２０に
加えられる正の符号電位に応動するものとして示されて
いる。

横軸は１１タイミング信号クロック・パルステアリ、ク
ロック・パルスの数、したがって上述したリセット信号
がリセット端子１４０に加えられてから経過したタイミ
ング信号期間数に等しい。

信号ＩＩ Ｃ１（ｔ ） ＩＩは作動端子１１０に加え
られた２進作動信号を示す。

７情報ビツトの全サイクルの間に、２進カウンタ５０は
Ｏから１２７まで変化するが、作動電位Ｃ，（ｔ）は （ｉ） それぞれセグメン）ＳＥＧ１〜５ＥＣ８に相
応するそれぞれｌ、■、２．４．８．１６．３２および
６４クロツク・パルス・タイミング信号期間の論理のＩ
Ｉ Ｉ ＩＩ信号と、パルス期間の各群に続くところの （１１）セグメント内の量子化レベル数に相応する１６
のクロック・パルス・タイミング信号期間の論理の”□
Ｉ＋信号とより成る。

第３図に示す残りの３つの信号は次の通りである。

（１）傾き信号Ｅｌ（ｔ）は１つまたはそれ以上の線形
ランプ信号を含み、積分器１５０の出力に提供される。

（２）禁止電位Ｃ２（ｔ）は作動信号Ｃ１（ｔ）を逆転
ｉ したものであり、Ｃ１（ｔ）をインバータ１７０
に通して禁止端子１９０に提供される。

（３）比較信号Ｅ２（ｔ）は１つまたはそれ以上の線形
ランプ信号を含み、積分器１６０の出力および比較信号
端子１８０に提供される。

第３図にノ おいて、５ＥＧＩ〜５ＥＧ４と名付げら
れた比較信号Ｅ（ｔ）の区分的に線形なセグメントは第
２図の同一名称のセグメントに対応する。

第３図に示す比較信号は正確には第２図に示すような所
望の比較信号ではない。

第３図の比較値５ 号はカウンタ・クロック・パルスの
０〜１．１７〜１８．３４〜３６および５２〜５６０間
にＩ＋平坦部”ＦＳＩ〜ＦＳ４をそれぞれ有している。

この平坦部は以下で述べるように積分器１６０が積分を
行なっていない期間に生じる。

ＰＣＭコード・タ ワードに対するこの平坦部のおよぼ
す悪影響は除くことが可能であり、平坦部が生じる間２
進カウンタ５０を停止させることによって所望の比較信
号が得られる。

したがって、２進カウンタ５０は導線２３０を介して端
子１９０から２進カウンタｉ ５０に提供される予め定
められた禁止電位に応動して禁止される。

図の例では、２進カウンタ５０は論理のＩＩ □ Ｉ＋
信号に応動して禁止される。

以上より、図示の関数発生器１００の動作を規定するこ
とができる。

符号化期間の開始時点でリア セット信号がリセット端
子１４０に加えられる。

それによって、平常時は開いているスイッチＳ３および
Ｓ４が閉じる。

信号Ｅ１（ｔ）およびＥ２（ｔ）は基準端子１３０に加
えられている基準電位にリセットされる。

基準電位は各積分器１５０及び１６０の初期状態に相応
する。

ここで、第３図では基準電位をＯとしている。

■クロック時間期間の開作動端子１１０に加えられる論
理の“Ｉ ＩＩ作動信号に応動して、スイッチＳ１は閉
じスイッチＳ２は開く。

禁止電位Ｃ２（ｔ）は論理の＋１０１１であるから、カ
ウンタ５０は禁止されている。

その後、符号サンプラ７０から符号端子１２０に提供さ
れる正の符号電位はスイッチＳ１を通して積分器１５０
０Å力に接続される。

符号電位の振幅は、第３図にＥｌ（ｔ）として示すカウ
ンタ・クロック・パルス０とパルス１の間のランプ出力
信号の傾きを形成する。

■クロック・パルス時間期間（すなわち積分器１５０が
積分を行なう時間）の後、作動端子１１０に加えられた
論理信号は反転され、それによってスイッチＳ１を開き
、スイッチＳ２を閉じる。

それに応動して、端子１９０の禁止電位は論理のＩＩ
Ｉ Ｉｆ信号であるから、２進カウンタ５０は作動する
。

このときの積分器１５０の出力電圧、すなわちカウンタ
・クロック・パルス１の傾き信号Ｅ（ｔ）の振幅はスイ
ッチＳ２を通して積分器１６００Å力に加えられる。

それに応動して積分器１６０は端子１８０に関数発生器
比較信号Ｅ（）の５ＥＧＩセグメントを提供する。

１６クロツク期間の後、すなわち積分器１６０が積分を
行なう時間が経過した後、作動端子１１０に加えられる
論理信号は再び反転され、それによってスイッチＳ１を
閉じ、スイッチＳ２を開く。

関数発生器１００の動作は、信号比較器４０が上述のよ
うにホールドされた信号を超過したことを検出するまで
複数個のセグメントの各々に対して継続される。

したがって、安価な積分器１５０および１６０のＲＣ時
定数の偏差は線形な利得変化を生じさせるのみであるか
ら、ＰＣＭコード・ワードの非線形歪は緩和される。

更に、関数発生器１００を精密級の素子で構成する必要
が回避され、その代りにクロック６０のタイミング精度
が問題となる。

本発明を計数型符号器、Ａ／Ｄ変換器、ディジタル信号
処理装置に関して詳細に述べてきたが、これは単に例に
すぎないことを理解されたい。

以上本発明を要約すると次の通りである。

１、予め定められた区分的セグメント圧伸剤に相応する
比較信号を発生するディジタル信号処理装置は： 各々が入出力端子を有する第１および第２の積分器と； 符号電位端子と： 該符号電位端子を上記第１の積分器の上記入力端子に接
続する手段と： 上記第１の積分器の上記出力端子を上記第２の積分器の
上記入力端子に接続する手段と：上記第１の積分器を上
記第２の積分器と実質的に相補的な形態で動作させる手
段とより戊る。

２、上記第１項記載の組合わせにおいて、上記相補的に
動作する手段は： 選択された第１のタイミング信号に応動して積分するよ
う作られた上記第１の積分器を含み、上記第１のタイミ
ング信号は複数個の積分時間間隔から選択されており、
第１の時間間隔は予め定められた仕方で第２の時間間隔
と関連しており： 更に予め定められた第２のタイミング信号に応動して積
分するよう作られている上記第２の積分器を含み、上記
第２のタイミングはディジタル的に符号化された量子化
レベルの予め定められた数に相応している。

３、予め定められた区分的線形セグメント圧伸剤に相応
する比較信号を発生する第１の回路を含むディジタル処
理装置であって、該装置は上記第１の回路が： 入出力端子を有する第１および第２の積分器と： 第１および第２のスイッチ手段と； 上記第１のスイッチ手段を通して上記第１の積分器の上
記入力に接続されている符号電位端子と ： 上記第２のスイッチ手段を通して上記第２の積分器の上
記入力端子に上記第１の積分器の上記出力端子を接続す
る手段と： 上記第１のスイッチ手段を上記第２のスイッチ手段と実
質的に相補的な形態で動作させる手段とより成ることを
特徴とする。

４、上記第３項にしたがう装置において、上記相補的に
動作させる手段は： 第１の作動信号に応動して閉じ、第２の作動信号に応動
して開くよう作られた上記第１のスイッチ手段より成る
。

５、第３項にしたがう装置において、上記相補的に動作
させる手段は： 第１の作動信号に応動して開き、第２の作動信号に応動
して閉じるよう作られた上記第２のスイッチ手段より戒
る。

６、上記第４項にしたがう装置は更に： 上記第１の作動信号に応動して開き、上記第２の作動信
号に応動して閉じるよう作られた上記第２のスイッチ手
段より成る。

７、上記第６項記載の装置において、上記第１の作動信
号は複数個の時間間隔から選択された信号を含み、第１
の時間間隔は第２の時間間隔と予め定められた仕方で関
連付ゆられている。

８、上記第７項記載の装置において、上記予め定められ
た仕方は、第１の時間間隔を含み、該第１の時間間隔は
上記予め定められた区分的線形セグメント圧伸銅の相応
する線形セグメントのそれぞれの傾きの比で第２の時間
間隔と関連付けられている。

９、上記第６項記載の装置において、上記第２の作動信
号はＰＣＭコード・ワードの予め定められた量子化レベ
ル数に相応する積分時間信号を含んでいる。

【図面の簡単な説明】

第１図は本発明にしたがう関数発生器を含むディジタル
信号処理装置の実施例を示すブロック図、第２図はアナ
ログ入力信号と２進カウンタ出力の間の第１象限におけ
る関係を示す１５セグメント、μｍ２５５の圧伸剤を表
わす図、第３図は本発明にしたがう関数発生器の信号と
タイミング信号クロック・パルスの間のタイミング関係
を示す図である。 〔主要部分の符号の説明〕、第１の積分器・・・・・・
１５０、第２の積分器・・・・・・１６０、第１のスイ
ッチ手段・・・・・・Ｓｌ、符号電位端子・・・・・・
１２０、第２のスイッチ手段・・・・・・Ｓ２、第１の
ランプ出力信号・・−・・・Ｅｌ（Ｔ）、第２のランプ
出力信号・曲・Ｅ２（Ｔ）、２進カウンタ・・・・・・
５ｏ、禁止信号を発生する手段・・・・・・１７０、作
動電位・−・・・−Ｃ１（ｔ）、禁止電位・・・・・・
Ｃ２（ｔ）。

Claims (1)

1. 【特許請求の範囲】 １ 所定の区分別線形セグメント圧伸側に相応する比較
   信号を発生する第１の回路を含むディジタル処理回路網
   において、 前記第１の回路は： 第１のランプ出力信号（例えばＥｌ（Ｔ））を発生する
   第１の積分器（例えば１５０）及び第２のランプ出力信
   号（例えばＥ２（Ｔ））を発生する第２の積分器（例え
   ば１６０）と： 符号電位端子（例えば１２０）を前記第１の積分器の入
   力端子に接続する第１のスイッチ手段（例えば８１）及
   び前記第１の積分器の出力端子を前記第２の積分器上の
   入力端子に接続する第２のスイッチ手段（例えばＳ２）
   と： 作動電位に応答して禁止電位を発生し、前記第２のスイ
   ッチ手段を前記第１のスイッチ手段に対し相補的に動作
   させる手段を含み以って区分別線形セグメント信号に相
   応する比較信号を発生し且つ、２進カウンタ（例えば５
   ０）が前記第２のランプ出力信号（例えばＥ２（Ｔ））
   に平坦部が発生している間不能にさせられ前記２進カウ
   ンタが非線形パルス符号変調信号に相応する信号を発生
   することを特徴とするディジタル処理回路網。