JPS63284927A - ディジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はワード長ｎを有するディジクル信号をアナログ
信号に変換するディジタル−アナログ変換器であって、 入力端子、出力端子及び制御信号入力端子を有する第１
積分回路の出力端子を入力端子、出力端子及び制御信号
入力端子を有する第２積分回路の入力端子に結合して成
る第１及び第２積分回路の直列配置と、 前記第１及び第２積分回路の制御信号入力端子にそれぞ
れ結合された第１及び第２出力端子に第１及び第２制御
信号を出力し、第１及び第２積分回路にそれぞれ供給す
る制御装置とを具え、前記第１及び第２積分回路は第１
及び第２制御信号の制御の下で積分ステップを行い、前
記制御装置は第１制御信号をＭ１回、第２制御信号をＭ
２回、第１制御信号をＭ３回及び第２制御信号をＭ１回
この順序で発生するようにしてあるディジタル−アナロ
グ変換器に関するものである。

このタイプのディジタル−アナログ変換器は特開昭５９
−８４２７号公報から既知であり、この変換器はｎビッ
トディジタル信号をアナログ信号に変換するものである
。この既知の変換器の積分回路はアナログ積分器の形態
をしている。しかし、これらの積分回路はくアナログ）
加算装置、電荷結合装置（ＣＣＤ）又はスイッチドキャ
パシタ積分器として形成することもできる。

既知の変換器は１６ビツトデイジタル信号をアナログ信
号に変換するのに使用され、次のように動作する。第１
積分回路においてＭ４回の第１制御信号の制御の下で２
．’Ｖｒ−ｒ　　（ここでＶｒｅｆ　は基準値）に比例
する第１の値が取り出される。次に第２積分回路におい
てＭ２回の第２制御信号の制御の下でＭＳＢ・２８Ｖｒ
ｅｆに比例するアナログ信号が取り出される　（ここで
ＭＳＢ　は１６ビツトデイジタル信号の上位８ビツトの
２進数の値に等しい）。次に第１積分回路の出力が制御
装置のリセット信号の制御の下で初期レベルにリセット
される（本例では零値にリセットされる）。次に第１債
分回路においてＭ、回の第１制御信号の制御の下でＶｒ
ｅｆに比例する第２の値が取り出される。次に第２積分
回路においてＭ４回の第２制御信号の制御の下でＭＳＢ
・２８ｖｒ＠ｆ＋ＬＳＢ−ｖｒ、ｆに比例するアナログ
信号が取り出される　（ここでＬＳＢ　は１６ビツトデ
イジタル信号の下位８ビツトの２進数の値に等しい）。

既知の変換器はアナログ出力信号中に妨害オフセット成
分を有すること明らかである。

本発明の目的はアナログ出力信号中に妨害オフセット成
分を（殆ど）生じないディジタル−アナログ変換器を提
供することにある。この目的のために、本発明ディジタ
ル−アナログ変換器においては、Ｍ２”Ｍｌをワード長
ｎを有する任意のディジタル信号の変換に対し一定値（
Ｋ）に等しくすることを特徴とする。ｎビットディジタ
ル信号の変換に対してはこの一定値（Ｋ）　は２ｐ　（
ここでｐ≦ｎ）に等しく選択するのが好ましい。

本発明はワード長ｎを有する２進（ディジタル）信号を
変換するディジタル−アナログ変換器に使用するものに
限定されるものではない。本発明は２進系以外の他の数
表男系、例えば３進系又は４進系と関連するワード長ｎ
を有するディジタル信号を変換するディジタル−アナロ
グ変換器にも使用し得るものである。

本発明は次の認識に基づくものである。既知の変換器は
その出力中に信号に依存するオフセットを発生すること
明らかである。これはｎビットディジタル信号の種々の
値に対するオフセットが異なる大きさを有することを意
味する。変換器の出力におけるオフセットは、それが第
１積分回路の出力におけるオフセットＶ。から生ずる限
り、（ＭＳＢ＋ＬＳＢ）　’　Ｖ。

に等しいものと計算することができる。これは、例えば
ＭＳＢ＝０　　及びＬＳＢ＝２５５　（１，０進数）の
１６ビツトデイジタル信号に対してはオフセットは２５
５ＶＯに等しくなることを意味するが、これより１だけ
大きい１６ビツトデイジタル信号（ＭＳＢ＝１及びＬＳ
Ｂ＝０）に対してオフセットはＶ。に等しくなることを
意味する。

本発明の手段は、２つの積分回路を信号に依存しないオ
フセットが変換器の出力に発生するように制御し得ると
いう認識に基づくものである。このことは、オフセット
電圧が変換器の出力端子に発生するがこのオフセット電
圧の大きさはディジタル信号の値と無関係であることを
意味する。この固定のオフセット電圧（その大きさは簡
単に決定することができること勿論である）に対する補
償は必要に応じ後段において容易に実現することができ
る。本発明では第２積分回路は最初に第２制御信号をＭ
２回受信し、後でＭ４回受信し、Ｍ２＋Ｍ４は一定値Ｋ
に等しいため、（Ｍ２＋Ｍ４）　”　ＶＯ，即ちＫ・ｖ
ｏに等しいオフセット電圧が変換器の出力に生ずる。こ
れがためこのオフセット電圧は変換すべきディジタル信
号と無関係に一定値を有する。

ｎビットディジタル信号を変換する本発明ディジタル−
アナログ変換器の一実施例においてはＭ３・ｌとし、且
つＭ、をｎビットディジタル信号のｐ個の下位ビットで
構成される２進数に対応する値とし、且つＭｌをｎビッ
トディジタル信号のｎ−ｐ個の上位ビットで構成される
２進数に対応する値にする。既知の変換器では第１積分
回路は固定値を２度（即ち前述の第１及び第２の値）を
発生し、第２積分回路のみがｎビットディジタル信号の
値から取り出された制御信号で制御されるのに対し、本
発明の変換器においては、４つの総ての積分ステップに
おいて変換すべきディジタル信号の値に依存する信号が
第１及び第２制御回路の双方において取り出される。即
ち、第１積分ステップに対するＭｌは前述の値ＭＳＢに
等しくし、第２債分ステップに対する）４□はに−Ｍ、
に等しくし、第３積分ステツブに対するＫＩＩ３は１に
等しくシくこれは第１積分回路における２つの積分ステ
ップ後に（Ｍ、＋１）　Ｖ、、。

すなわち（ＭＳＢ＋１）・Ｖｒｅｆ　に等しく、従って
ｎビットディジタル信号の値に依存する出力信号がその
出力端子に発生することを意味する）、且つ第４積分ス
テップに対する）４．は前述の値ＬＳＢに等しくする。

本発明ディジタル−アナログ変換器の他の実施例におい
ては、更に、第３積分回路を第２積分回路と直列に配置
し、この第３積分回路はその制御信号入力端子に供給さ
れる第３制御信号の制御の下で積分ステップを行うよう
にしてあり、且つ前記制御装置は第３積分回路の制御信
号入力端子に結合された第３出力端子に第３制御信号を
発生するようにすると共に第１積分回路の出力信号を初
期レベルにリセットさせるリセット信号を発生し、更に
第１制御信号をＭ５回及び第３制御信号をＭ６回、第２
制御信号をＭ１回及び第３制御信号をＭ８回この順序で
発生するようにする。本例では任意のｎビットディジタ
ル信号の変換のためにＭ６＋Ｍ８を一定値（Ｋ’）、例
えば２９（ここでｐ＋ｑ≦ｎ）に等しく、すると、第３
積分回路の出力端子に略々一定であってｎビットディジ
タル信号の値に略々無関係のオフセットが発生する。更
に、本例ではｎビットディジタル信号の変換に必要とさ
れる最大クロックパルス数が、ｎが小さすぎなければ、
２段設計の変換器の場合より少なくなる。ｎが２及び３
で割り切れ、ｐ　＝　ｑ　＝ｎ／３の場合、この数は約
３、２”／３になり、これに対し２段変換器はｐ＝ｎ／
２の場合に２・２　ｎ／２になる。このことはｎ＞５に
対して３段変換器の方が２段変換器より高速であること
を意味する。

本発明の変換器においては更に少なくとも第４積分回路
を第３積分回路と直列に配置して更に拡張することがで
きること勿論である。

ｎビットディジクル信号変換用ディジタル−アナログ変
換器の更に他の実施例においては、Ｍ３＝ＭＳ”Ｌ＝１
　とし、且つＭ８をｎビットディジタル信号のｑ個の下
位ビットで構成される２進数に対応する値とし、Ｍｌを
ｎビットディジタル信号のｎ−ｐ−ｑ個の上位ビットで
構成される２進数に対応する値とし、且つＭ、をｎビッ
トディジタル信号の残りのｐ個の中位ビットで構成され
る２進数に対応する値とする。この場合変換すべきｎビ
ットディジタル信号は３つの部分、即ち（１０進）数Ｍ
、又はＭＳＢを構成する上位のｎ−ｐ−ｑビット、（１
０進）数Ｍ８又はＬＳＢを構成する下位のｑビット及び
（１０進）数Ｍ。

又はＩＳＢを構成する中位のｐビットに分割される。

第１及び第２積分回路における最初の４つの積分ステッ
プは前述の実施例における４つの積分ステップに等しい
が、ここではＭ、が上位のｎ−ｐ−ｑ　ビットに対応す
ると共にＭ２＝に−ＩＳＢ及びＭ４＝ＩＳＢである点が
相違する。次に第１積分回路のリセット後に第１積分回
路の出力信号がＭ５・Ｖｙ＠ｒ　％即ちＶｒｅｆに比例
する値になる。第６積分ステップにおいて第３積分回路
がＭＳ　（＝Ｋ　’　−Ｍ、＝　Ｋ　’−ＬＳＢ）回駆
動される。この第６積分ステップは第２積分回路で行わ
れる第４積分ステップ後の任意の瞬時に行うことができ
ること明らかである。第６積分ステップ後、第２積分回
路がＬＨ）回駆動される。第８積分ステップにおいて、
第３積分回路が任意のｎビットディジタル信号に対し固
定の回数に′駆動される。これにより第３積分回路の出
力端子のオフセットは略々一定になり、ディジタル信号
の値に略々無関係になる。

２段設計の変換器においては、ｐは、ｎが偶数の場合に
はｎ／２に等しくするのが好ましい。この場合にはディ
ジタル信号の変換に必要とされる制御信号の数（換言す
ればクロックサイクルの数）は平均して最少になる。同
じ理由から、３段設計の変換器においてはｎが３で割り
切れる場合にはｐ及びｑをｎ／３に等しくするのが好ま
しい。

前述したように、各積分回路はスイッチドキャパシタ積
分器の形態にすることができる。斯る積分器は反転及び
非反転入力端子と出力°端子を有する増幅段と、その反
転入力端子と出力端子との間に結合されたキャパシタと
、積分器の入力端子と増幅段の反転入力端子との間に結
合され且つ少なくとも１つのスイッチグ素子を具えたキ
ャパシタ回路網とを具え、このキャパシタ回路網は前述
の制御信号の１つを受信する制御信号入力端子を有し、
この制御信号の制御の下でそのスイッチング素子がスイ
ッチされるようになっている。スイッチドキャパシタ積
分器自体はｒＰｈｉｌｉｐｓ　ＴｅｃｈｎｉｓｃｈＴｉ
ｊｄｓｃｈｒｉｆｔ　Ｖｏｌ、４１．　Ｎｏ、４　Ｊ　
ｐｐ、１０９〜１２９に詳細に開示されている。特にそ
の第１３図に、斯る積分器のキャパシタ回路網を種々に
構成することができることが説明されている。

初期レベルへのリセットを可能にするために、スイッチ
グ素子とキャパシタの並列回路を第１積分器の増幅段の
反転入力端子と出力端子との間に結合し、このスイッチ
はリセット信号を受信する制御信号入力端子を具えたも
のとすることができる。

図面につき本発明を説明する。

第１図は第１及び第２積分回路１及び２の直列配置を具
えたディジタル−アナログ変換器を示す。

第１積分回路１の出力端子は第２積分回路２の入力端子
４に結合される。回路１及び２はスイッチドキャパシタ
積分器から成り、反転（−）及び非反転（＋）入力端子
と出力端子７及び８を有する増幅段５及び６と、反転入
力端子と出力端子７及び８との間にそれぞれ結合された
キャパシタ９及び１０と、積分器の入力端子１３及び４
と増幅段の反転入力端子との間にそれぞれ結合された少
なくとも１つのスイッチング素子を具えるキャパシタ回
路網１１及び１２とをそれぞれ具えている。増幅段５及
び６の非反転入力端子（＋）は定電位点（大地）に結合
される。第１及び第２積分器の制御信号入力端子１４及
び１５はそれぞれキャパシタ回路網１１及び１２の制御
信号入力端子を構成し、制御装置１８からそれぞれリー
ド線１６及び１８を経て供給される第１制御信号ＳＩ及
び第２制御信号Ｓ２を受信する。第１及び第２リセツト
信号Ｒ，及びＲ２は制御装置１８からリード線１９及び
２０を経てキャパシタ９及び１０と並列に配置されたス
イッチの形態のスイッチング素子２１及び２２に供給さ
れる。制御装置１８は入力端子２３．０〜２３．　ｎ−
１から制御装置に供給されるｎビットディジタル信号か
ら制御信号を取り出す。制御装置はクロック発生器２４
からクロックパルスも受信する。キャパシタ回路網１１
及び１２は２個のスイッチング素子２５．１と２５．２
及び２６．１と２６．２の直列配置と、これらスイッチ
ング素子の接続点と定電位点く大地）との間にそれぞれ
配置されたキャパシタ２７及び２８とを具えている。キ
ャパシタ回路網１１及び１２は寄生容量にいくぶん影響
され易い（前述のｒＰｈｉｌｉｐｓ　Ｔｅｃｈｎｉｓｃ
ｈ　Ｔｉｊｄｓｃｈｒｉｆｔ　Ｖｏｌ、　４１゜Ｎｏ、
４４の第１４図の説明参照）。これがため、実際にはこ
れら回路網の他の実施例、例えばこの雑誌の第１３図に
示されているような回路網の１つを選択するのが好まし
い。第１図の実施例の動作の説明に対しては同様にこの
雑誌に開示されているもっと理想的でない回路網（第１
１ｂ図参照）を用いるのが有効である。

第２図は第１制御信号Ｓ１の波形を示す。制御装置１８
はクロック発生器２４により供給されるクロック信号Ｃ
Ｉの制御の下で第１制御信号を発生する。

このクロック信号は第２ａ図に時間の関数として示しで
ある。クロック信号の周期はＴで示す。瞬時ｔ＝ｔｏ及
びｔ＝ｔｏ＋’ｒにおいてクロック発生器２４はクロツ
タパルスを発生する。第１クロツクパルスにおいて制御
装置１８は２部分、即ちスイッチ２５．１及び２５．２
をスイッチせしめる信号Ｓ１．１及びＳｌ、２から成る
第１制御信号を出力する。これら信号Ｓ１．１及びＳｌ
、２を第２ｂ及び２０図に時間の関数として示しである
。制御信号８１．１の制御の下で、スイッチ２５．１が
瞬時ｔ。から短期開閉じる。このときキャパシタ２７が
積分器１の入力端子１３に存在する電圧Ｌ＠ｔ　に充電
される。キャパシタ９は、リード線１９を経てスイッチ
２１に供給されるリセット信号によりスイッチ２１が短
期開閉じることにより放電されているものとする。次に
信号８１．２の制御の下でスイッチ２５．２が瞬時ｔ。

＋Ｔ／２から短期開閉じる。従って、キャパシタ２７が
放電されると共にキャパシタ９が充電される。このとき −ｖｒ＠ｒ　Ｃ１／Ｃ２＝α’　Ｌａｆに等しい電圧が
出力端子７に発生する（ここで、Ｃ１及びＣ２はキャパ
シタ２７及び９のキャパシタンスである）。クロックパ
ルスが瞬時ｔ＝ｔｏ＋’ｒに再び供給される。そして再
び信号Ｓ１．Ｉ及びＳｌ、２が制御装置によりこの回路
網に供給される。このとき２α・Ｌ　ｅ　ｆ に等しい電圧が出力端子７に発生する。これがため後続
の第１制御信号毎に出力電圧はα・Ｖ　ｒ　ａ　ｆづつ
増大する。制御装置１８により回路網１２に供給される
第２制御信号Ｓ２も２つの成分、即ちスイッチ２６．１
及び２６．２を第２図につき述べたと全く同様にスイッ
チせしめる信号Ｓ２．１及びＳ２．２から成る。

第１積分器の出力端子３の電圧がｖｌに等しいものとす
ると、第２制御信号Ｓ２後に出力端子８に−Ｖ＋　−Ｃ
３／Ｃ４＝β−Ｖ。

に等しい電圧が発生する（ここでＣ３及びＣ１はキャパ
シタ２８及び１０のキャパシタンスである）。

第１図の変換器の動作を以下に第３図の（制御）信号を
参照して説明する。第３ａ図はクロック発生器２４のク
ロックパルスＣＩを示す。第３ｂ図はスイッチ２１に供
給されるリセット信号Ｒ２を示し、これによりキャパシ
タ９が放電される。リセット信号Ｒ２（第３Ｃ図）の制
御の下でキャパシタ１０が放電される。リセット信号Ｒ
２は、制御信号Ｓ２が最初に発生される瞬時より前であ
れば他の瞬時に発生させることもできる。次に、制御信
号Ｓ１が回路ｌにＭ１回供給される。これを第３ｄ図に
示しである。この第３ｄ図に示す各パルスは第２図の瞬
時し。とｔ。十Ｔとの間の２つの信号Ｓ１．１及びＳｌ
、２の組合せを表わしている。４１個の制御信号Ｓ１の
結果としてＭｌ・α・Ｖ□。

に等しい電圧が出力端子７に発生する。次に１４゜（＝
に−Ｍ４）個の制御信号Ｓ２が発生される（第３ｅ図）
。

このとき Ｍ、　・（Ｋ−Ｍ、）・α・β・Ｖｒｅｆに等しい電圧
が出力端子８に発生する。次に制御信号Ｓ、がＭ３（＝
１）回供給される（第３ｄ図）、このとき （Ｍ＋＋ｔ）　　・　α　・Ｖｒｅｆ に等しい電圧が出力端子７に発生する。最後に制御信号
Ｓ２がＭ２回供給される（第３ｅ図）。このときＭ、・
（Ｍ１＋１）・α・β・％＠ｒ＋Ｍ１１　（Ｋ−Ｒ１４
）　・α・β’Ｖｒｅｆに等しい電圧が出力端子８に発
生する。従ってこの電圧は （Ｍｌ　　・Ｋ十Ｍ４）　　　・　α　・　β　’　Ｖ
ｒｓｆに等しくなり、Ｋ＝２ｐの場合（ここで９５口）
（Ｍｌ・２”Ｍｌ）・α・β’Ｖｒｓｆに等しくなる。

制御装置１８の入力端子２３に供給されるｎビットディ
ジタル信号す。−１ｂｈ−２−ｂｐｂ、−１ｂＰ−２−
Ｆｉｚ　ｂ＋ｌ）ｏ　（第１図）を変換するには、２進
数ｂ−＋　　ｂｐ−２−ｂ、ｂｏ、即ちディジタル信号
のｐ個の下位ビットにより構成される２進数に対応する
（１０進）数しＳＢをＭｌとし、２進数１１ｈ−１１１
ｈ−２−ｂｐ　ｓ即ちディジタル信号の叶ｐ個の上位ビ
ットにより構成される２進数に対応する（１０進）数Ｍ
ＳＢをＭｌとする必要がある。

任意のｎビットディジタル信号を変換する第２積分器は
制御信号Ｓ２を固定の回数（Ｋ）受信すること明らかで
ある。このことは、出力端子７におけるオフセットＶ。

による出力端子８のオフセットは全ての場合に同一の固
定値になることを意味する。

これは次の計算により証明することができる。

第１積分ステップ後に出力端子７の電圧はＭ、　　−α
’　Ｖｒｅｒ　＋ｖ。

になる。第２積分ステップ後に出力端子８の電圧は （Ｍｌ・α・Ｖｒ、ｆ＋Ｖｏ）・（Ｋ−Ｍ、）・βにな
る。第３積分ステップ後に出力端子７の電圧は （Ｌ”ｌ）　　’　α　’　Ｌｅｔ　　＋　ｖ。

になる。第４積分ステップ後に出力端子８の電圧は （（Ｍｌ＋１）・α’Ｖｒｅｆ　”　ｖｏ）　　’Ｍ４
　”β＋（Ｍ、　　・　α　・ｖ、、ｔ　　＋　　ｖｏ
）　　・（Ｋ−Ｍｌ）−βになる。これを展開して計算
すると （Ｍ、　　−Ｋ十Ｍ、）　　・　ａ　　−β　”Ｖｒａ
ｔ　　＋　　Ｋ　　’　　β　’Ｖ。

になる。Ｋは任意のｎビットディジタル信号に対し一定
であるため、出力端子８のオフセット電圧も一定になる
。

ｎビットディジタル信号を変換するのに必要なりロック
パルスＣ１の数は、リセットパルスを別にすると、Ｍ’
、＋１＋Ｋに等しい。この数はに＝２Ｐの場合たかだか
２１１−Ｐ　＋　２Ｐに等しい。この数は、全てのｎビ
ットディジタル信号に対し平均すると、ｎが偶数でｐ＝
ｎ／２の場合に最小になる。

第４図は第１図の制御装置１８の実施例を示す。

クロック発生器２４はクロックパルスを５−カウンタ６
０．２ｎ−ｐ−カウンタ６１及び２Ｐ−カウンタ６２の
クロック入力端子Ｃ１に供給する。カウンタ６１はクロ
ックパルスｃ１の制御の下でカウントアツプする。この
カウンタ６１のカウント値は比較器６３に供給され、こ
こでこのカウント値が数ＭＳＢと比較される。一致が得
られると比較器６３はその出力端子６４にセット信号を
出力し、この信号がＯＲゲート６５を経てフリップフロ
ラプロ６のセット入力端子に供給される。このフリップ
フロップの出力端子６７は５−カウンタ６０のエネーブ
ル入力端子“ｅｎ”に結合される。カウンタ６２はクロ
ックパルスｃｌの制御の下でカウントダウンする。この
カウンタ６２のカウント値は比較器６Ｂに供給され、こ
こでこのカウント値が数ＬＳＢ及び数Ｏと比較される。

一致が得られると比較器６８はその出力端子６９及び７
０にセット信号を出力し、この信号がＯＲゲート７１及
び６５を経てフリップフロップ６６のセット入力端子に
供給される。カウンタ６０の出力端子６０．１はＡＮＤ
ゲート７２の入力端子に結合される。このＡＮＤゲート
７２の他方の入力端子にはクロックパルスｃｌが供給さ
れ、このＡＮＤゲート７２の出力端子にリセット信号Ｒ
１及びＲ２が得られる。カウンタ６０の出力端子６０．
２はカウンタ６１のエネーブル入力端子”ｅｎ″′に結
合されると共にＯＲゲート７４及びＯＲゲート７５の入
力端子に結合される。出力端子６０．３はＯＲゲート７
４及び７６とＡＮＤゲート７７０入力端子に結合される
。出力端子６０．４はＡＮＤゲート７８の入力端子に結
合される。出力端子６０．５はＡＮＤ）ゲート７９とＯ
Ｒゲート７４及び７６の入力端子に結合される。ＡＮＤ
ゲー）７５．７７、７８及び７９の第２入力端子にはク
ロックパルスｃｌが供給される。ＡＮＤゲート７５及び
７８の出力はＯＲゲート８０を経て単安定マルチバイブ
レーク８１と、遅延素子８２及び他の単安定マルチバイ
レータの直列回路とニ供給される。第２図の如き制御信
号Ｓ０．１及びｓｌ、２は出力端子８８及び８９に得ら
れる。ＡＮＤゲート７７及び７９の出力はＯＲゲート８
４を経て単安定マルチバイブレータ８５と、遅延素子８
６及び単安定マルチバイブレーク８７の直列回路とに供
給される。制御信号Ｓ２．１及びＳ２．２は出力端子９
０及び９１に得られる。

この制御装置は次のように動作する。初期状態ではカウ
ンタ６１及び６２は位置０及び２ｐにあり、カウンタ６
０の出力６０．１がパ高レベル′”（論理値゛１”）で
ある。カウンタ６０の他の全ての出力は“′低”レベル
である。フリップフロップ６６はセットされている。こ
のことは出力６７が゛′高レベル”で、カウンタ６０が
エネーブルされていることを意味する。

従って第１クロツクパルスＣＩがＡＮＤゲート７２を通
過する。更に、この第１クロツクパルスの立下り縁がカ
ウンタ６０を更にカウントさせ、このことは出力６０．
１が“低″になり、出力６０．２が高”になることを意
味する。従って、ＡＮＤゲート７５がエネーブルされ、
クロックパルスがこのＡＮＤゲート７５及びＯＲゲート
８０を経て素子８１．８２及び８３に順次供給され、第
１制御信号ＳＩをくり返し発生する。これはカウンタ６
０の出力６０．２の“高″状態がＯＲゲート７４を経て
フリップフロップ６６をリセットしてカウンタ６０はカ
ウントが禁止され、最早クロックパルスＣＩに応答しな
いためである。また、出力６０．２がパ高”になること
によりカウンタ６１がエネーブルされる。従ってカウン
タ６１がクロックパルスＣ】の制御の下でＭ１個のパル
スをカウントするまでカウントアツプする。このとき比
較器６３がフリップフロップ６６をセットするセット信
号を出力する。

クロックパルスの次の立下り縁で出力６０．２が“低”
になり、出力６０．３が“高”になる。このときＡＮＤ
ゲート７５が禁止され、ＡＮＤゲート７７がエネーブル
される。カウンタ６２もエネーブルされる。従って、ク
ロックパルスｃ１がＡＮＤゲート７７を通過し、これら
パルスが制御信号Ｓ２．１及びＳ２．２を複数回生せし
める。また、カウンタ６２がカウント値２Ｐ−Ｍ、に到
達するまでカウントダウンする。２ｐ　Ｍ４個のクロッ
クパルス後に比較器６８が出力端子６９にセット信号を
出力し、この信号がフリップフロップ６６をセットする
。クロックパルスの次の立下り縁でカウンタ６０が再び
更にカウントし、出力６０，３が゛低′”になり、出力
６０．４が“高″′になる。従って、ＡＮＤゲート７７
が禁止され、ＡＮＤゲート７８がエネーブルされ、次の
クロックパルスの制御の下で制御信号Ｓ１が１回発生さ
れると共にカウンタ６０が更にカウントする。このとき
出力６０．４が再び″低″になり、出力６０．５がパ高
″になる。従ってフリップフロップ６６がリセットされ
てカウンタ６０が後続のパルスに応答しない状態に維持
される。また、へＮＯゲート７８が禁止され、ＡＮＤゲ
ート７９がエネーブルされると共にカウンタ６２がエネ
ーブルされる。カウンタ６２がＭ１個のパルスをカウン
トダウンすると、比較器６８の出力端子７０にセット信
号が発生する。

この場合Ｍ＜個の制御信号Ｓ２が発生し、斯る後にクロ
ックパルスの次の立下り縁で出力６０．５が゛低″にな
り、出力６０，１が″高″′になる。斯る上述のサイク
ルが次のｎビットディジタル信号の変換用にくり返され
る。

第５図は３個の直列配置の積分器１，２及び４３を具え
た変換器を示す。積分器４３の構成は積分器１及び２と
同一である。制御装置１８′は第１．第２及び第３制御
信号Ｓ、、　Ｓ２及びＳ３を第１．第２及び第３出力端
子４４．４５及び４６にそれぞれ出力する。

制御信号Ｓ３はリード線４６を経て積分器４３の制御信
号入力端子に供給される。制御信号Ｓ３は制御信号８１
及びＳ２と同一の構成を有し、同様に第２ｂ及び２０図
に示すような信号Ｓ１１及びＳｌ、２に同一の２個の信
号Ｓ３．１及びＳ３．２から成る。信号８３．１はキャ
パシタ回路網５７のスイッチ５１を閉じるためのもので
ある。信号８３．２はスイッチ５２を制御するものであ
る。

回路網５７はキャパシタンスＣ５を有するキャパシタ５
３も具える。増幅段５５の反転入力端子（−）と出力端
子との間に配置されたキャパシタ５４はキャパシタンス
Ｃ６を有する。制御装置１８′はリセット信号り、　Ｒ
ｚ及びＲ３も積分器１．２及び４３に供給する。

リセット信号Ｒ３はリード線４９を経て積分器４３のス
イッチング素子５０に供給される。

第５図の変換器の動作を第６図を参照して説明する。第
６ａ〜６ｅ図は第３図につき述べた最初の４つの積分ス
テップに関連する制御信号を示す。第６ｒ図はリセット
信号Ｒ３を示し、第６ｇ図は制御信号Ｓ３を示す。第６
ｂ〜６ｅｌｆｆｌから明らかなように最初の４つの積分
ステップは第１図の変換器における４つの積分ステップ
と同一である。前述したように、この場合出力端子８の
電圧は （Ｍ、・Ｋ＋Ｍ４）　　・α・β・Ｖｒｅｆに等しい。

次にリセット信号Ｒ１が発生しく第６ｂ図）、斯る後に
制御信号ＳｌがＭｓ　（”１）目積分器１に供給される
（第６ｄ図）。このとき α・Ｖｒｅｆ に等しい電圧が出力端子７に発生する。リセット信号Ｒ
８（第６ｒ図）の制御の下でキャパシタ５４が放電され
た後に制御装置１８’は制御信号Ｓ３をＭｓ（＝に’　
Ｍｓ）回発生する（第６ｇ図）。この放電はもっと早く
行うこともでき、例えばサイクルの開始時にキャパシタ
９及び１０の放電と同時にすることができる。このとき （Ｋ　　’　−Ｍ８）　　・　δ　・　（Ｍ＋　　・Ｋ
十Ｍ４）　　α　・　β　・Ｖｒａｆに等しい電圧が出
力端子５６に発生する。この積分ステップは第４積分ス
テップの後ではなく、もつと早期に行うこともできる。

次に制御装置１８′は制御信号Ｓ２をＭ７（＝１）回発
生する（第６ｅ図）。このとき、出力端子８に α・β・Ｌｅ”　＜ｙ＋　・Ｋ＋Ｍ４）　　α・β・Ｖ
ｒａｆに等しい電圧が発生する。次にＭ８回の制御信号
Ｓ３の発生後（第６ｇ図）、出力端子５６の電圧はＬ’
δ（ＣＭ＋　・Ｋ＋Ｍ４）　　ａ　・β’Ｖｒｅｆ＋（
Ｋ’−Ｍ８）　　−δ’　（Ｍ＋　’　Ｋ”Ｍ４）　　
α・β・Ｖｒａｒに等しくなり、これを計算すると （Ｋ−に’　　−Ｍ、＋に’　・Ｍ４＋Ｍ８）　・α・
β・δ’　Ｖｒａｆに等しくなる。

この電圧はに＝２ｐ及びに′＝２ｑに対しくＭ、−２”
ｑ）＋Ｍ４・２ｑ＋Ｍ、）・α・β・δ’Ｖｒｅ（にな
る（但しｐ＋ｑ≦ｎ）。

制御装置１８′の入力端子２３に供給されるｎビットデ
ィジタル信号す。−１−ｂｏを変換するには、ｎビット
ディジタル信号のｑ個の下位ビットで構成される２進数
す、、−−−ｂ。に対応する（１０進）数ＬＳＢをＭ８
とし、ディジタル信号の叶ｐ−ｑ個の上位ビットで構成
される２進敗す、、　−−−ｂｐ。９に対応する（１０
進）数ＭＳＢをＭｌとし、残りのｐ個の中位ビットで構
成される２進数ｂｐ＊ｑ−１−−−１１ｑに対応する（
１０進）数ＩＳＢを！、１４とする必要がある。

第４積分ステップ後に出力端子８に存在するオフセット
Ｋ・β・ｖｏを計算に含めると、このオフセットは第８
積分ステップ後に出力端子５６に（Ｍｓ＋に−Ｋ　’　
）・β・δ・ｖｏのオフセットを生ずる。

このオフセットの項Ｍ８・β・δ・ｖｏのみがｎビット
ディジタル信号の値に依存する。β及びδは一般に１よ
り小さくし、それぞれ１７に、又は２−ｑ及び１／Ｋ又
は２−’に等しくするのが好ましい。これがため、ｎビ
ットディジタル信号の最も大きな信号に対し各段におい
て同じ段の入力信号に等しい振幅の出力信号が得られる
。このことは項Ｍ８・β・δ・ｖｏが出力端子５６の総
合オフセット信号に極めて僅かに寄与するだけであるこ
とを意味する。

ｎビットディジタル信号を変換するのに必要なりロック
パルス数は３段変換器では約Ｍ、＋に＋Ｋ　’になり、
最大の場合には２Ｐ＋２４　＋２　（ｈ−ｐ−ｑ）　　
になる。ｎが３で割り切れ、ｐ＝ｑ＝ｎ／３の場合には
この数は平均して最低になる。更に、３段変換器は一般
に及びビット数ｎが十分大きいときに２段変換器より必
要とするクロックパルスが少なくて済むために一層速い
変換を実現することができる。

第５図の制御装置１８′は第４図につき述べた制御装置
１８と同様に構成することができる。従って、制御装置
１８′の回路の設計に当たっては当業者の知識を越える
知識を必要とせず、また２段変換器の制御装置から３段
変換器の制御装置への明白な拡張に理論的に従わない知
識も必要としない。

本発明は図示の実施例に限定されるものではなく、多く
の変更や変形が可能であること勿論である。

【図面の簡単な説明】

第１図は２個の積分回路を具えたディジクルーアナログ
変換器の第１実施例の回路図、第２図は制御装置により
供給される第１制御信号の波形図、 第３図はｎビットディジタル信号をアナログ信号に変換
する間に第１及び第２積分回路に供給される全ての制御
信号を示す図、 第４図は第１図の変換器の制御装置の一実施例の回路図
、 第５図は３個の積分回路を具えた本発明変換器の第２実
施例の回路図、 第６図はｎビットディジタル信号をアナログ信号に変換
する間に３個の積分回路に供給される全ての制御信号を
示す図である。 １・・・第１積分回路　　　２・・・第２積分回路５．
６・・・増幅段　　　　９．１０・・・積分キャパシタ
１１、１２・・・キャパシタ回路網 １４、１５・・・制御信号入力端子 １８・・・制御装置 ２３．０〜２３．。−１・・・ディジタル信号入力端子
２４・・・クロー）り発生器　　Ｖｒｅｆ・・・基準信
号す、、−＋−ｂｏ・・・ｎビットディジタル信号Ｓ＋
　（Ｓ＋、　＋、　Ｓ＋、　２）・・・第１制御信号Ｓ
２　（Ｓ２．１．　Ｓ２．２）・・・第２制御信号４３
・・・第３積分回路　　　１８′・・・制御装置５５・
・・増幅段　　　　　　５４・・・積分キャパシタ５７
・・・キャパシタ回路網 Ｓ３　（Ｓ３−　＋、　Ｓ３．２）・・・第３制御信号
特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンファブリヶン

Claims (1)

1. 【特許請求の範囲】 １、ワード長ｎを有するディジタル信号をアナログ信号
   に変換するディジタル−アナログ変換器であって、 入力端子、出力端子及び制御信号入力端子 を有する第１積分回路の出力端子を入力端子、出力端子
   及び制御信号入力端子を有する第２積分回路の入力端子
   に結合して成る第１及び第２積分回路の直列配置と、 前記第１及び第２積分回路の制御信号入力 端子にそれぞれ結合された第１及び第２出力端子に第１
   及び第２制御信号を出力し、第１及び第２積分回路にそ
   れぞれ供給する制御装置とを具え、 前記第１及び第２積分回路は第１及び第２ 制御信号の制御の下で積分ステップを行い、前記制御装
   置は第１制御信号をＭ＿１回、第２制御信号をＭ＿２回
   、第１制御信号をＭ＿３回及び第２制御信号をＭ＿４回
   この順序で発生するようにしてあるディジタル−アナロ
   グ変換器において、ワード長ｎを有する任意のディジタ
   ル信号の変換に対しＭ＿２＋Ｍ＿４を一定値（Ｋ）に等
   しくしたことを特徴とするディジタル−アナログ変換器
   。 ２、前記一定値（Ｋ）は２＾ｐ（ここでｐ≦ｎ）に等し
   くしたことを特徴とするｎビットディジタル信号変換用
   の請求項１記載のディジタル−アナログ変換器。 ３、Ｍ＿３＝１とし、且つＭ＿４をｎビットディジタル
   信号のｐ個の下位ビットで構成される２進数に対応する
   値とし、且つＭ＿１をｎビットディジタル信号のｎ−ｐ
   個の上位ビットで構成される２進数に対応する値にした
   ことを特徴とする請求項２記載のディジタル−アナログ
   変換器。 ４、第３積分回路を第２積分回路と直列に配置し、この
   第３積分回路はその制御信号入力端子に供給される第３
   制御信号の制御の下で積分ステップを行うようにしてあ
   り、且つ前記制御装置は第３積分回路の制御信号入力端
   子に結合された第３出力端子に第３制御信号を発生する
   ようにすると共に第１積分回路の出力信号を初期レベル
   にリセットさせるリセット信号を発生し、更に第１制御
   信号をＭ＿５回及び第３制御信号をＭ＿６回、第２制御
   信号をＭ＿７回及び第３制御信号をＭ＿８回この順序で
   発生するようしてあることを特徴とする請求項１又は２
   記載のディジタル−アナログ変換器。 ５、ワード長ｎを有する任意のディジタル信号の変換に
   対しＭ＿６＋Ｍ＿８を一定値（Ｋ′）に等しくしたこと
   を特徴とする請求項４記載のディジタル−アナログ変換
   器。 ６、前記一定値（Ｋ′）は２＾ｑ（ここでｐ＋ｑ≦ｎ）
   に等しくしたことを特徴とするｎビットディジタル信号
   変換用の請求項５記載のディジタル−アナログ変換器。 ７、Ｍ＿３＝Ｍ＿５＝Ｍ＿７＝１とし、且つＭ＿８をｎ
   ビットディジタル信号のｑ個の下位ビットで構成される
   ２進数に対応する値とし、Ｍ＿１をｎビットディジタル
   信号のｎ−ｐ−ｑ個の上位ビットで構成される２進数に
   対応する値とし、且つＭ＿４をｎビットディジタル信号
   の残りのｐ個の中位ビットで構成される２進数に対応す
   る値としたことを特徴とする請求項６記載のディジタル
   −アナログ変換器。 ８、ｎを偶数とし、且つｐ＝ｎ／２としたことを特徴と
   する請求項１、２又は３記載のディジタル−アナログ変
   換器。 ９、ｎを３で割り切れる数とし、且つｐ＝ｑ＝ｎ／３と
   したことを特徴とする請求項４〜７の何れかに記載のデ
   ィジタル−アナログ変換器。 １０、各積分回路は反転及び非反転入力端子と出力端子
   を有する増幅段と、その反転入力端子と出力端子との間
   に結合されたキャパシタと、積分器の入力端子と増幅段
   の反転入力端子との間に結合され且つ少なくとも１つの
   スイッチング素子を具えたキャパシタ回路網とを具えた
   スイッチドキャパシタ積分器とし、前記キャパシタ回路
   網は前述の制御信号の１つを受信する制御信号入力端子
   を有しこの制御信号の制御の下でそのスイッチンク素子
   がスイッチされるようにしてあることを特徴とする請求
   項１〜９の何れかに記載のディジタル−アナログ変換器
   。 １１、スイッチング素子とキャパシタの並列回路を第１
   積分回路の増幅段の反転入力端子と出力端子との間に結
   合し、このスイッチング素子はリセット信号を受信する
   制御信号入力端子を具えていることを特徴とする請求項
   １０記載のディジタル−アナログ変換器。