JPS5842272A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5842272A JPS5842272A JP56140488A JP14048881A JPS5842272A JP S5842272 A JPS5842272 A JP S5842272A JP 56140488 A JP56140488 A JP 56140488A JP 14048881 A JP14048881 A JP 14048881A JP S5842272 A JPS5842272 A JP S5842272A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- polysilicon layer
- relatively thin
- semiconductor substrate
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係Ｖ、特に絶縁ゲート
型電界効果半導体装置の製造方法に関するものである。
型電界効果半導体装置の製造方法に関するものである。
現在使用されている絶縁ゲート型電界効果牛導体装置の
一例として、シリコングー）ＭＯ８１Ｃのトランジスタ
ーを第１図に示す。このようなシリコンゲートトランジ
スターは、ゲート電極とソース、ドレインとの容量が小
さい為にスピードが速い。また、寄生ＭＯ８防止にいわ
ゆる選択酸化を用いている為に、集積度も高い等の特徴
を有す。
一例として、シリコングー）ＭＯ８１Ｃのトランジスタ
ーを第１図に示す。このようなシリコンゲートトランジ
スターは、ゲート電極とソース、ドレインとの容量が小
さい為にスピードが速い。また、寄生ＭＯ８防止にいわ
ゆる選択酸化を用いている為に、集積度も高い等の特徴
を有す。
しかしながら、第１図からも容易にわかる様に。
ポリシリコン配線プルセス、ソース、ドレインのコンタ
クト、寄生ＭＯ８防止の選択酸化プルセスが、それぞれ
別のフォトレジスト工程に依って形成され、各工程間に
一定の設計マージンが必要となる。したがって、より一
層の高集積度化にとって改良の土地が残る。
クト、寄生ＭＯ８防止の選択酸化プルセスが、それぞれ
別のフォトレジスト工程に依って形成され、各工程間に
一定の設計マージンが必要となる。したがって、より一
層の高集積度化にとって改良の土地が残る。
本発明の目的は、ゲート配Ｓ、ソース、ドレインとその
コンタクト部の絶縁分離領域をセル７アラインで形成し
て、設計マージンを減少させ超高集積度なＭＯ８ＩＣを
実現する方法を提供する事にある。
コンタクト部の絶縁分離領域をセル７アラインで形成し
て、設計マージンを減少させ超高集積度なＭＯ８ＩＣを
実現する方法を提供する事にある。
前記目的を達成する為の本発明の基本的構成は第１導電
型牛導体基体表面に第１の比較的厚い酸化膜を形成する
工程と、厚い酸化膜の形成されていない半導体基板表面
に比較的薄い酸化膜を選択的に形成する工程と、これら
の比較的厚い酸化膜と比較的薄い酸化膜上全面にポリシ
リコン層を形成する工程と、このポリシリコン層を選択
除去する工程と、このポリシリコン層上の誘電体をマス
クにしてポリシリコン側面とポリシリコンの下以外の比
較的薄い酸化膜下の半導体基体を選択酸化する工程と、
比較的薄い酸化膜下の基体が酸化された比較的厚い酸化
膜と比較的薄い酸化膜が接触する近傍に酸化膜を除去し
てポリシリコン層に酸化膜を介して接触する様に窓を形
成する工程と。
型牛導体基体表面に第１の比較的厚い酸化膜を形成する
工程と、厚い酸化膜の形成されていない半導体基板表面
に比較的薄い酸化膜を選択的に形成する工程と、これら
の比較的厚い酸化膜と比較的薄い酸化膜上全面にポリシ
リコン層を形成する工程と、このポリシリコン層を選択
除去する工程と、このポリシリコン層上の誘電体をマス
クにしてポリシリコン側面とポリシリコンの下以外の比
較的薄い酸化膜下の半導体基体を選択酸化する工程と、
比較的薄い酸化膜下の基体が酸化された比較的厚い酸化
膜と比較的薄い酸化膜が接触する近傍に酸化膜を除去し
てポリシリコン層に酸化膜を介して接触する様に窓を形
成する工程と。
この窓より第２導電型のソース及びドレイン領域を形成
する工程と、この窓よりソース及びドレインの電極を取
り出す工程とを含む。
する工程と、この窓よりソース及びドレインの電極を取
り出す工程とを含む。
以下２本発明の実施例を図面を用いて説明する。
第２図（ａ）〜第２図（ｇ）は本発明に依る一実施例の
手順を示す。第２図（ａ）に示す様に％Ｐ型半導体基体
表面にチ、化膜に依る選択酸化を用いて比較的厚い酸化
膜ｌを形成する。次に比較的薄い酸化膜２を形成する。
手順を示す。第２図（ａ）に示す様に％Ｐ型半導体基体
表面にチ、化膜に依る選択酸化を用いて比較的厚い酸化
膜ｌを形成する。次に比較的薄い酸化膜２を形成する。
次に酸化膜１，２上にリンをドープしたポリシリコン３
とチ、化膜４を形成する。第２図（ｂ）はそのＸ−Ｘ／
方向の断面図に相当する。次に第２図（ｅ）に示す様に
、チ、化膜４およびポリシリコン３を選択除去してボロ
ンをイオン注入し。
とチ、化膜４を形成する。第２図（ｂ）はそのＸ−Ｘ／
方向の断面図に相当する。次に第２図（ｅ）に示す様に
、チ、化膜４およびポリシリコン３を選択除去してボロ
ンをイオン注入し。
比較的高濃度のＰ型領域６を形成する。次に第２図（ｄ
）の様にチ、化膜４を用いて選択酸化を施す。
）の様にチ、化膜４を用いて選択酸化を施す。
次に第２図（ｅ）に示す様にチ、化膜４をマスクにして
、半導体基体表面に垂直な方向にのみ進行する酸化膜上
全面を適度に施すと窓７を開封出来る。
、半導体基体表面に垂直な方向にのみ進行する酸化膜上
全面を適度に施すと窓７を開封出来る。
次に第２図（０に示す様に窓７よりりンを拡散して。
ｎ型のソース、ドレイン領域８を形成する。次に第２図
（−に示す様に配線領域９を形成して完成する。
（−に示す様に配線領域９を形成して完成する。
以下１本発明に依る効果を示す。前記実施例からもわか
る様に１本発明では絶縁分離領域、ソース、ドレイン領
域とそのコンタクト領域、ゲートポリシリコン領域をは
は完全圧セルファラインで形成している為に、前記各領
域間に設計上のマーシスを必要としない、また、実施例
の窓７は、酸化膜の工、チング量のコントロール精度に
依っては数１０００λ程度の極めて微細／＜ターンにす
る事も可能となる。この為、極めてコン７くクトなトラ
ンジスタを単純に作る事が出来る。
る様に１本発明では絶縁分離領域、ソース、ドレイン領
域とそのコンタクト領域、ゲートポリシリコン領域をは
は完全圧セルファラインで形成している為に、前記各領
域間に設計上のマーシスを必要としない、また、実施例
の窓７は、酸化膜の工、チング量のコントロール精度に
依っては数１０００λ程度の極めて微細／＜ターンにす
る事も可能となる。この為、極めてコン７くクトなトラ
ンジスタを単純に作る事が出来る。
第１図は現在使用されている代表的シリコングー）ＭＯ
８型トランジスタの断面図を示す。第２図（１）〜第２
図（φは本発明に依る実施例を示す図で、第２図（ａ）
は平面図、第２図（ｂ）〜第２図（−は第２図（（転）
のｘ−ｘ’での断面図を製造工程にしたがって示したも
のである。 崗１図において、ｌ・・・・・・比較的厚い第１の酸化
膜、２・・・・・・比較的薄い酸化膜、３・・・・・・
ポリシリコン層、４・・・・・・チ、化膜、５・・・・
・・Ｐ型半導体基体、６・・・・・・Ｐ型絶縁分離領域
、７・・・・・・ソース、ドレインを形成し且つコンタ
クトを取る為の窓、８・・・・・・ｎ型ソース、ドレイ
ン領域、９・・・・・・配線領域、１０・・・・・・比
較的厚い第２の酸化膜、１１・・・・・・酸化膜。 である。 う 第１図 第 ２閃 （ｆｌ） 餡 ？凶（６） ＰＪ Ｚ 図（（１）
８型トランジスタの断面図を示す。第２図（１）〜第２
図（φは本発明に依る実施例を示す図で、第２図（ａ）
は平面図、第２図（ｂ）〜第２図（−は第２図（（転）
のｘ−ｘ’での断面図を製造工程にしたがって示したも
のである。 崗１図において、ｌ・・・・・・比較的厚い第１の酸化
膜、２・・・・・・比較的薄い酸化膜、３・・・・・・
ポリシリコン層、４・・・・・・チ、化膜、５・・・・
・・Ｐ型半導体基体、６・・・・・・Ｐ型絶縁分離領域
、７・・・・・・ソース、ドレインを形成し且つコンタ
クトを取る為の窓、８・・・・・・ｎ型ソース、ドレイ
ン領域、９・・・・・・配線領域、１０・・・・・・比
較的厚い第２の酸化膜、１１・・・・・・酸化膜。 である。 う 第１図 第 ２閃 （ｆｌ） 餡 ？凶（６） ＰＪ Ｚ 図（（１）
Claims (1)
- 第１導電型の半導体基体表面上に形成された比較的厚い
酸化膜と比較的薄い酸化膜上にポリシリコン層を形成す
る工程と、該ポリシリコン層を選択除去する工程と、該
選択除去されたポリシリコン上の誘電体をマスクにして
該ポリシリコン層側面と該ポリシリコン層の下以外の比
較的薄い酸化膜下の半導体基体を選択酸化する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140488A JPS5842272A (ja) | 1981-09-07 | 1981-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140488A JPS5842272A (ja) | 1981-09-07 | 1981-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5842272A true JPS5842272A (ja) | 1983-03-11 |
Family
ID=15269771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140488A Pending JPS5842272A (ja) | 1981-09-07 | 1981-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842272A (ja) |
-
1981
- 1981-09-07 JP JP56140488A patent/JPS5842272A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62274767A (ja) | 高耐圧半導体装置及びその製造方法 | |
| JPS61182267A (ja) | 半導体装置の製造方法 | |
| KR890005817A (ko) | 반도체 바이씨 모오스 장치의 제조방법 | |
| JPS6272171A (ja) | 半導体メモリ | |
| JPS5842272A (ja) | 半導体装置の製造方法 | |
| JP2557206B2 (ja) | 半導体素子の製造方法 | |
| US4288910A (en) | Method of manufacturing a semiconductor device | |
| JPS6252474B2 (ja) | ||
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| CN87106738A (zh) | 半导体器件及其制造方法 | |
| JPH0394464A (ja) | 半導体装置 | |
| JPH0461497B2 (ja) | ||
| JPH03276680A (ja) | 半導体装置およびその製造方法 | |
| JPH0431193B2 (ja) | ||
| JPS63310173A (ja) | 半導体装置及びその製造方法 | |
| JPH0282569A (ja) | 半導体装置およびその製造方法 | |
| JPS5843574A (ja) | 電界効果トランジスタ | |
| JPH0582066B2 (ja) | ||
| JPH056965A (ja) | 半導体集積回路及びその製造方法 | |
| JPS61237471A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS61170066A (ja) | 半導体装置およびその製造方法 | |
| JPH08191135A (ja) | 半導体装置及びその製造方法 | |
| JPH0666328B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPS60167471A (ja) | 半導体装置およびその製造方法 | |
| JPH04142749A (ja) | 半導体装置の製造方法 |