JPS5843618A - 同期パルス発生装置 - Google Patents
同期パルス発生装置Info
- Publication number
- JPS5843618A JPS5843618A JP56142723A JP14272381A JPS5843618A JP S5843618 A JPS5843618 A JP S5843618A JP 56142723 A JP56142723 A JP 56142723A JP 14272381 A JP14272381 A JP 14272381A JP S5843618 A JPS5843618 A JP S5843618A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- gate
- flop circuit
- clock pulse
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力信号のリーディングエツジの近傍において
クロックパルスに同期した２系統以上のタイミングパル
スを発生させる同期パルス発生装置に関し、きわめて少
ないゲート回路数で発生期間が互いに重な）合わない同
期パルスを発生させることの出来る装置を提供するもの
である。
クロックパルスに同期した２系統以上のタイミングパル
スを発生させる同期パルス発生装置に関し、きわめて少
ないゲート回路数で発生期間が互いに重な）合わない同
期パルスを発生させることの出来る装置を提供するもの
である。
以下、本発明を図示の実施例に基いて説明する。
第１図は本発明の一実施例の回路構成図である。
同図において、端子Ｘは任意の時刻にレベルが変・化す
る入力信号が印加される信号入力端子であシ、端子！１
は第１のクロックパルス入力端子であシ、端子！２は前
記第１のり田ツクパルスの２分の１の周波数を有する第
２のクロックパルスが印加される入力端子であシ、端子
Ｚｌ、 Ｚ２はそれぞれ第１゜第２の信号出力端子であ
る。
る入力信号が印加される信号入力端子であシ、端子！１
は第１のクロックパルス入力端子であシ、端子！２は前
記第１のり田ツクパルスの２分の１の周波数を有する第
２のクロックパルスが印加される入力端子であシ、端子
Ｚｌ、 Ｚ２はそれぞれ第１゜第２の信号出力端子であ
る。
前記第１のクロックパルス入力端子！１と前記第２のク
ロックパルス入力端子！２には、それぞれムＮＤゲート
１の入力端子が接続され、また、前記入力端子！２には
インバータ２０入力端子が接続され、前記入力端子！１
と、前記インバータ２の出力端子には、それぞれ五）ｆ
Ｄゲート３の入力端子が接続されている。
ロックパルス入力端子！２には、それぞれムＮＤゲート
１の入力端子が接続され、また、前記入力端子！２には
インバータ２０入力端子が接続され、前記入力端子！１
と、前記インバータ２の出力端子には、それぞれ五）ｆ
Ｄゲート３の入力端子が接続されている。
また、前記信号入力端子ＸにはＷＡＮＤゲート４と、Ｉ
ｆ Ａ Ｎ Ｄゲート６によって構成されたＲＳＳフリ
ップフロラ回路１ｏＯのセット端子１００ａが接続され
、そのＲ８フリップフロップ回路１０゜の出力端子１０
０ｂと前記信号入力端子Ｘおよび前記ムＮＤゲート１の
出力端子にはそれぞれ）ＴＡＮＤゲート６の入力端子が
接続されている。前記ＨＡＮＤゲートｅの出力端子には
ＷＡＮＤゲート７とＨＡＮＤゲート８によって構成され
たＲ８フリップフロップ回路２００のセット端子２００
１Ｌが接続され、そのＢＳフリップフロップ回路２００
の出力端子２００ｂと前記ムＮＤゲート３の出力端子に
はそれぞれＨＡＮＤゲート９の入力端子が接続され、前
記ＮＡＮＤゲート９の出力端子は、ＨＡＮＤゲート１ｏ
とＷＡＮＤゲート１１によって構成され九Ｒ８フリップ
フロップ回路３ｏｏのセット端子：：１ ３００亀に接続されている。
ｆ Ａ Ｎ Ｄゲート６によって構成されたＲＳＳフリ
ップフロラ回路１ｏＯのセット端子１００ａが接続され
、そのＲ８フリップフロップ回路１０゜の出力端子１０
０ｂと前記信号入力端子Ｘおよび前記ムＮＤゲート１の
出力端子にはそれぞれ）ＴＡＮＤゲート６の入力端子が
接続されている。前記ＨＡＮＤゲートｅの出力端子には
ＷＡＮＤゲート７とＨＡＮＤゲート８によって構成され
たＲ８フリップフロップ回路２００のセット端子２００
１Ｌが接続され、そのＢＳフリップフロップ回路２００
の出力端子２００ｂと前記ムＮＤゲート３の出力端子に
はそれぞれＨＡＮＤゲート９の入力端子が接続され、前
記ＮＡＮＤゲート９の出力端子は、ＨＡＮＤゲート１ｏ
とＷＡＮＤゲート１１によって構成され九Ｒ８フリップ
フロップ回路３ｏｏのセット端子：：１ ３００亀に接続されている。
さらに１前記ＲＩ９７リツプ７０ツブ回路３００の出力
端子３００ｂと前記ムＮＤゲート１の出力端子にはそれ
ぞれＷＡＮＤゲート１２の入力端子が接続され、前記ｘ
ｈｍＤン−）１２の出力端子は前記Ｒ８フリップフロッ
プ回路２００のリセット端子２０００に接続されている
。前記ＲＳフリップシロップ回路３００のリセット端子
３００Ｃは前記Ｒ８フリップフロップ回路２００の出力
端子２００ｂに接続され、前記Ｒ８フリップフロップ回
路１００のリセット端子１００Ｃは前記Ｒ８フリップフ
ロップ回路２００の反転出力端子２００ｄに接続されて
いる。
端子３００ｂと前記ムＮＤゲート１の出力端子にはそれ
ぞれＷＡＮＤゲート１２の入力端子が接続され、前記ｘ
ｈｍＤン−）１２の出力端子は前記Ｒ８フリップフロッ
プ回路２００のリセット端子２０００に接続されている
。前記ＲＳフリップシロップ回路３００のリセット端子
３００Ｃは前記Ｒ８フリップフロップ回路２００の出力
端子２００ｂに接続され、前記Ｒ８フリップフロップ回
路１００のリセット端子１００Ｃは前記Ｒ８フリップフ
ロップ回路２００の反転出力端子２００ｄに接続されて
いる。
一方、前記第１のクロックパルス入力端子Ｙ１にはイン
バータ１３の入力端子が接続され、前記インバータ１３
の出力端子、前記Ｒ８フリップフロップ回路２００の出
力端子２００ｂ、前記ＲＩＥｉ ７−リップフロップ回
路３００の反転出力端子３００（１にはそれぞれムＨＤ
ゲート１４の入力端子が接続され、前記ムＮＤゲート１
４の出力端子は第１の信号出力端子ｚ１に接続されてい
る。また、前記インバータ１３の出力端子、前記Ｒ８フ
リップフロはそれぞれ五ＮＤゲート１６０入力端子が接
続返れ、前記ムＮＤゲート１６の出力端子は第２の信号
出力端子ｚ２に接続されている。
バータ１３の入力端子が接続され、前記インバータ１３
の出力端子、前記Ｒ８フリップフロップ回路２００の出
力端子２００ｂ、前記ＲＩＥｉ ７−リップフロップ回
路３００の反転出力端子３００（１にはそれぞれムＨＤ
ゲート１４の入力端子が接続され、前記ムＮＤゲート１
４の出力端子は第１の信号出力端子ｚ１に接続されてい
る。また、前記インバータ１３の出力端子、前記Ｒ８フ
リップフロはそれぞれ五ＮＤゲート１６０入力端子が接
続返れ、前記ムＮＤゲート１６の出力端子は第２の信号
出力端子ｚ２に接続されている。
さて、第１図において、第１のクロックパルス入力端子
Ｙ１には、第２のクロックパルス入力端子Ｙ２に印加さ
れるクロックパルスの２倍の周波数を有するクロックパ
ルスが印加されるが、この種の回路が多用されるディジ
タルシステムにおいては、クロックパルスは水晶発振器
などの出力信号を分周して作られることが多いため、周
波数比が２対１の第１．第２のクロックパルスは容易に
得られる。
Ｙ１には、第２のクロックパルス入力端子Ｙ２に印加さ
れるクロックパルスの２倍の周波数を有するクロックパ
ルスが印加されるが、この種の回路が多用されるディジ
タルシステムにおいては、クロックパルスは水晶発振器
などの出力信号を分周して作られることが多いため、周
波数比が２対１の第１．第２のクロックパルスは容易に
得られる。
第２図は第１図の回路の各部の信号波形を示したもので
、第２図（ＩＬ）、 （ｂ）、 （０）はそれぞれ第１
のクロックパルス入力端子Ｙ１１１第２のクロックパル
ス入力端子Ｙ２．信号入力端子Ｘに印加される信号波形
である。また、第２図（（１）、 （→、 （ｆ）、（
２）、 （ｈ）、 （ｉ）。
、第２図（ＩＬ）、 （ｂ）、 （０）はそれぞれ第１
のクロックパルス入力端子Ｙ１１１第２のクロックパル
ス入力端子Ｙ２．信号入力端子Ｘに印加される信号波形
である。また、第２図（（１）、 （→、 （ｆ）、（
２）、 （ｈ）、 （ｉ）。
０）、伽）？ （１）Ｉ（２））、 （ｎ）、 （０）
、φ）、（ψ、ケ）はそれぞれムＮＤゲート１．インパ
１−タ２．ムＮＤゲート３゜・簀ムＮＤゲート４＊
Ｓｓ ６ｅ ７ｓ ａｍ ９ｔ １０ｓ１１
．１２．インバータ１１３．ムＮＤゲート１４゜１６の
出力信号波形である。
、φ）、（ψ、ケ）はそれぞれムＮＤゲート１．インパ
１−タ２．ムＮＤゲート３゜・簀ムＮＤゲート４＊
Ｓｓ ６ｅ ７ｓ ａｍ ９ｔ １０ｓ１１
．１２．インバータ１１３．ムＮＤゲート１４゜１６の
出力信号波形である。
時刻ｔ１において、第１のクロックパルス入力端子！１
のレベルが“１〃に移行するとムＨＤゲート１の出力レ
ベルも“１”に移行し、また、それ以前にＨＡＮＤゲー
ト４の出力レベルと信号入力端子Ｘのレベルがいずれも
“１“になっているので、ＮＡＮＩ）ゲート６の出力レ
ベルが“０“に移行し、これによってＲＢフリップフロ
ップ回路２００はセットされて翼ムＮＤゲート７の出力
レベルが１１１′に移行し、続いてＮムＨＤゲート８の
出力レベルが＃ｏ〃に移行する。
のレベルが“１〃に移行するとムＨＤゲート１の出力レ
ベルも“１”に移行し、また、それ以前にＨＡＮＤゲー
ト４の出力レベルと信号入力端子Ｘのレベルがいずれも
“１“になっているので、ＮＡＮＩ）ゲート６の出力レ
ベルが“０“に移行し、これによってＲＢフリップフロ
ップ回路２００はセットされて翼ムＮＤゲート７の出力
レベルが１１１′に移行し、続いてＮムＨＤゲート８の
出力レベルが＃ｏ〃に移行する。
前記ＷＡＮＤゲート８の出力し哀ルが〃０“になると、
ＨＡ）ＴＤゲート６の出力レベルが“１“に移行し、続
いて翼ムＮＤゲート４の出力レベルがＩｏｌに移行して
Ｒ８フリップフロップ回路１００はリセットされて前記
ＨＡ）ｆＤゲート６の出力レベルが“１“に戻る。
ＨＡ）ＴＤゲート６の出力レベルが“１“に移行し、続
いて翼ムＮＤゲート４の出力レベルがＩｏｌに移行して
Ｒ８フリップフロップ回路１００はリセットされて前記
ＨＡ）ｆＤゲート６の出力レベルが“１“に戻る。
時刻ｔ２において、第１、めクロックパルス入力端子！
１０レベルが”０＃に移行すると、続いてムＮＤゲート
１の出力レベルも“ｏ〃に移行するが、その時点でＨＡ
ＮＤゲート６の出力レベルがすでｋ・１／／に戻・てお
れば、前記Ｎムロゲート１を含めて他のゲー゛トの出カ
レーベルは何ら変化せず、前記ＨＡ）ｉＤゲート−６の
出力レベルが依然として“０“になっておれば、前記に
ムＮＤゲート６の出力レベルのみ示”１″′に移行する
。
１０レベルが”０＃に移行すると、続いてムＮＤゲート
１の出力レベルも“ｏ〃に移行するが、その時点でＨＡ
ＮＤゲート６の出力レベルがすでｋ・１／／に戻・てお
れば、前記Ｎムロゲート１を含めて他のゲー゛トの出カ
レーベルは何ら変化せず、前記ＨＡ）ｉＤゲート−６の
出力レベルが依然として“０“になっておれば、前記に
ムＮＤゲート６の出力レベルのみ示”１″′に移行する
。
時刻ｔ３において、それ以前に第２のクロックパルス入
力端子！１０レベルが〃ｏ”に移行しているもとて第る
のクロックパルス入力端子Ｙ２のレベルが“１“に移行
すると、ムＮＤゲート３の出力レベルが”１〃に移行し
、続いてｙムＮＤゲ−）９の出力レベルが“０“に移行
する。
力端子！１０レベルが〃ｏ”に移行しているもとて第る
のクロックパルス入力端子Ｙ２のレベルが“１“に移行
すると、ムＮＤゲート３の出力レベルが”１〃に移行し
、続いてｙムＮＤゲ−）９の出力レベルが“０“に移行
する。
前記）ＴＡＮＤゲート９め出力レベルが“０”になると
、ＨＡ）ｆ、Ｄゲート１′ｏの出力レベルが“１“に移
行し、続いてＨＡＮ］）ゲート１１の出力レペ、ヵよ・
・。・に移行、ｉ□：暦１％、、 、、 、プ、。ｙ７
ｍあ２００がセットされる。
、ＨＡ）ｆ、Ｄゲート１′ｏの出力レベルが“１“に移
行し、続いてＨＡＮ］）ゲート１１の出力レペ、ヵよ・
・。・に移行、ｉ□：暦１％、、 、、 、プ、。ｙ７
ｍあ２００がセットされる。
時刻ｔ４において、第１のクロックパルス入力端１）Ｙ
ｌのレベルが”ｏ〃に移行すると、ムＮＤゲ−）３と翼
ムＮＤゲー）９の州カレベルだけが変化する。
ｌのレベルが”ｏ〃に移行すると、ムＮＤゲ−）３と翼
ムＮＤゲー）９の州カレベルだけが変化する。
時刻ｔ５において、第１の゛クー１）〜クパルス入力端
子！１０レベルが“１〃に移行すると、続いて１ｉｒｎ
ゲート１の出力レベルが“１“に移行し、さらににムＮ
Ｄゲート７２の出力レベルがＩＩ □ ＩＩに移行する
。
子！１０レベルが“１〃に移行すると、続いて１ｉｒｎ
ゲート１の出力レベルが“１“に移行し、さらににムＮ
Ｄゲート７２の出力レベルがＩＩ □ ＩＩに移行する
。
前記ＨＡＮＤゲート１２の出力レベルが“０”になると
トムＮＤゲート８の出力レベルが“１“に移行し、続い
てＮム”ＨＤゲート７の出力レベルが’ｏ”に移行して
ＲＢフリップフロップ回路２００はリセットされる。
トムＮＤゲート８の出力レベルが“１“に移行し、続い
てＮム”ＨＤゲート７の出力レベルが’ｏ”に移行して
ＲＢフリップフロップ回路２００はリセットされる。
前記ＮＡｌＦＤゲート７の出力レベルが、′Ｏ”に移行
すると、ＨＡＮＤゲート１１の出力レベルが＃１１１Ｉ
ＩＣ移行し、・続いて１１ＡＮＤゲート１０（７）出力
レベルが“ｏｉｉ：：、：、ニ移行してＲＢフリップフ
ロップ回路ａＯＯがリーットされる。
すると、ＨＡＮＤゲート１１の出力レベルが＃１１１Ｉ
ＩＣ移行し、・続いて１１ＡＮＤゲート１０（７）出力
レベルが“ｏｉｉ：：、：、ニ移行してＲＢフリップフ
ロップ回路ａＯＯがリーットされる。
また、前記翼ムＨＤゲート１ｏの出力レベルが＃ｏ＃に
なると、ＨＡ）ｆＤゲート１♀の゛出力レベルは・＃１
＃に戻シ、一連“の動作が終了する。
なると、ＨＡ）ｆＤゲート１♀の゛出力レベルは・＃１
＃に戻シ、一連“の動作が終了する。
時刻ｔ６において、第１のクロックパルス入力端子Ｙ１
の、レベルが〃１〃に移行しても、この時点では第１の
ＲＳフリップフロップ回路１００がリセットさ゛れてい
るため、１ｌｆＡＮＤゲート６の出力レベルは変化しな
い。
の、レベルが〃１〃に移行しても、この時点では第１の
ＲＳフリップフロップ回路１００がリセットさ゛れてい
るため、１ｌｆＡＮＤゲート６の出力レベルは変化しな
い。
時刻ｔ７において、信号入力端子Ｘのレベルが“０“に
移行すると、翼ム）ｆＤゲート４の出力レベルが”１〃
に移行し、続いて１ｌｉＡＮＤゲート６の出力レベルが
“０〃に移行してＲ８フリ、プフａツブ回路１００７３
ｊセットされ、次の一連の動作の待期状態となる。
移行すると、翼ム）ｆＤゲート４の出力レベルが”１〃
に移行し、続いて１ｌｉＡＮＤゲート６の出力レベルが
“０〃に移行してＲ８フリ、プフａツブ回路１００７３
ｊセットされ、次の一連の動作の待期状態となる。
時刻ｔ８において、あらかじめムＮＤゲート１の出力レ
ベルとＨＡ）ｆＤゲート４の出力レベルがいずれも〃１
〃にな゛っているもとで信号入力端子Ｉのレベルが“１
“に移行すると、にムＮＤゲート６の出力レベルが“０
“に移行し、′以後、時刻ｔ１から時刻ｔ５までと同様
に各ゲートの出力レベルは変化し、結局、第１図の）Ｔ
ＡＮＤゲート７．８゜１０．１１の出力レベル（１ｇフ
リップシロップ回路２００および３００の出力〉は第２
図ｅｌ）、 （ｋ）。
ベルとＨＡ）ｆＤゲート４の出力レベルがいずれも〃１
〃にな゛っているもとで信号入力端子Ｉのレベルが“１
“に移行すると、にムＮＤゲート６の出力レベルが“０
“に移行し、′以後、時刻ｔ１から時刻ｔ５までと同様
に各ゲートの出力レベルは変化し、結局、第１図の）Ｔ
ＡＮＤゲート７．８゜１０．１１の出力レベル（１ｇフ
リップシロップ回路２００および３００の出力〉は第２
図ｅｌ）、 （ｋ）。
（ｍ）、 （１ｍ）に示す様に変化するＪさて、第１図
のムＮＤゲート１４はＷＡＮＤゲートｙ、 ＨムＨＤゲ
ート１１．イｙ バー ｐ １３ （Ｄ出力レベルがす
べて“１“のときに、その出力レベルが１１“となシ、
一方、ムＨＤゲート１６は前記ＨＡＮＤゲー）７．、）
ｆムＮＤゲート１０．前記インバータ１３の出力レベル
がすべて“１〃のときに、その出力レベルが〃１“とな
るから、前記ムＮＤゲー）１４．１６の出力端子すなわ
ち信号出力端子Ｚ１．２２には第２図（ｑ）ｔ （ｒ）
に示す様な信号波形が現われ、入力端子Ｉに印加される
信号波形のリーディングエツジの近傍において、クロッ
クパルスに同期した２系統の互いに発生期間の重なシ谷
わない出力パルスが得られることがわかる。
のムＮＤゲート１４はＷＡＮＤゲートｙ、 ＨムＨＤゲ
ート１１．イｙ バー ｐ １３ （Ｄ出力レベルがす
べて“１“のときに、その出力レベルが１１“となシ、
一方、ムＨＤゲート１６は前記ＨＡＮＤゲー）７．、）
ｆムＮＤゲート１０．前記インバータ１３の出力レベル
がすべて“１〃のときに、その出力レベルが〃１“とな
るから、前記ムＮＤゲー）１４．１６の出力端子すなわ
ち信号出力端子Ｚ１．２２には第２図（ｑ）ｔ （ｒ）
に示す様な信号波形が現われ、入力端子Ｉに印加される
信号波形のリーディングエツジの近傍において、クロッ
クパルスに同期した２系統の互いに発生期間の重なシ谷
わない出力パルスが得られることがわかる。
ところで、第１図の回路において、ム）ｆＤゲート１６
６ひとつの入力端子を１８フリップフロップ回路ＷＯＯ
の出力層子２ｏＯｂＫ接続しているが、これ社第２図６
様に各ゲートの遅れ時間がクロッ・クパルス周期に近く
なったとき（第２−では各ゲートの信号伝達遅れ時間を
第１のクロックパルスの周期の８分の１に設定している
。）に第２図（ｒ）にイで示す様なゴースト （ハザー
ド）が発生するのを抑制するためであり、ゴーストの発
生が容認される場合や、発生する恐れのない場合には不
要である。
６ひとつの入力端子を１８フリップフロップ回路ＷＯＯ
の出力層子２ｏＯｂＫ接続しているが、これ社第２図６
様に各ゲートの遅れ時間がクロッ・クパルス周期に近く
なったとき（第２−では各ゲートの信号伝達遅れ時間を
第１のクロックパルスの周期の８分の１に設定している
。）に第２図（ｒ）にイで示す様なゴースト （ハザー
ド）が発生するのを抑制するためであり、ゴーストの発
生が容認される場合や、発生する恐れのない場合には不
要である。
なお、本発明の実施態様は必らずしも第１図の構成に限
定されるものではな（、）ｉＡＮＤゲートやムＮＤゲー
ト、インバータの組み合わせはＮＯＲゲートやＯＲゲー
トなどの他の二数ゲートに置き換えることも出来るし、
この様な論理、構成をさらに等価変換して１２５回路や
０Ｍ０８回路を構成することが出来る。
定されるものではな（、）ｉＡＮＤゲートやムＮＤゲー
ト、インバータの組み合わせはＮＯＲゲートやＯＲゲー
トなどの他の二数ゲートに置き換えることも出来るし、
この様な論理、構成をさらに等価変換して１２５回路や
０Ｍ０８回路を構成することが出来る。
すなわち、本発明の第１の実施態様は、その論理構成に
おいて、セット端子に入力信号が与えられる第１０Ｒ１
９フリツプフロツプ回路（１００）と、入力端子に前記
入力ｉ号、前記第１のＲ８フ゛・□・曹１ リップフロップ回路の出力信号、第１のクロックパルス
、前記第１のクロックパルスの２分の１の周波数の第２
のり６ツクパルスが与えられる第１の二数ゲー） （Ｈ
ＡＮＤゲート６に相出）と、セット端子に前記第１の二
数°ゲートの出力信号が与えられる第２の１８フリップ
フロップ回路（２００）と、入力端子に・前記第２の１
８フリップフロップ回路の出力信号、前記第１のクロッ
クパルス、前記第２のクロックパルスが与えられる第２
の二数ゲート（Ｎ Ａ Ｎ Ｄゲート９に相当）と、セ
ット端子に前記第２の二数ゲートの出力信号が与えられ
る第ａの１８フリップフロップ回路（３００）と、入力
端子に前記第３の１８フリップフロップ回路の出力信号
、前記第１のクロックパルス、前記第２のクロックパル
スが与えられ、その出力信号が前記第１．第２．第３の
Ｒ８フリップフロップ回路の少なくともひとつのリセッ
ト端子に与えられる第３の二数ゲート（第１図の実施例
では第３の二数ゲートに該当するＨＡ）ｆＤゲート１２
の出力信号は第２のＲＢフリップフロップ回路２００の
リセット端子２０００だけに印加されているが、第１の
Ｒ８フリップフロップ回路、第３のＲ８フリップフロッ
プ回路のリセット端子１０００１３０００を前記ＷＡＮ
Ｄゲート１２の出力端子に接続しても良い。）と、前記
第２および第３のＲ８フリップフロップ回路の出力信号
から互いに発生期間の重なシ合わない２系統の同期パル
スを作り出して第１および第２の出力端子Ｚ１． Ｚ２
に送出する分配回路を備えたことを特徴とするものであ
る。
おいて、セット端子に入力信号が与えられる第１０Ｒ１
９フリツプフロツプ回路（１００）と、入力端子に前記
入力ｉ号、前記第１のＲ８フ゛・□・曹１ リップフロップ回路の出力信号、第１のクロックパルス
、前記第１のクロックパルスの２分の１の周波数の第２
のり６ツクパルスが与えられる第１の二数ゲー） （Ｈ
ＡＮＤゲート６に相出）と、セット端子に前記第１の二
数°ゲートの出力信号が与えられる第２の１８フリップ
フロップ回路（２００）と、入力端子に・前記第２の１
８フリップフロップ回路の出力信号、前記第１のクロッ
クパルス、前記第２のクロックパルスが与えられる第２
の二数ゲート（Ｎ Ａ Ｎ Ｄゲート９に相当）と、セ
ット端子に前記第２の二数ゲートの出力信号が与えられ
る第ａの１８フリップフロップ回路（３００）と、入力
端子に前記第３の１８フリップフロップ回路の出力信号
、前記第１のクロックパルス、前記第２のクロックパル
スが与えられ、その出力信号が前記第１．第２．第３の
Ｒ８フリップフロップ回路の少なくともひとつのリセッ
ト端子に与えられる第３の二数ゲート（第１図の実施例
では第３の二数ゲートに該当するＨＡ）ｆＤゲート１２
の出力信号は第２のＲＢフリップフロップ回路２００の
リセット端子２０００だけに印加されているが、第１の
Ｒ８フリップフロップ回路、第３のＲ８フリップフロッ
プ回路のリセット端子１０００１３０００を前記ＷＡＮ
Ｄゲート１２の出力端子に接続しても良い。）と、前記
第２および第３のＲ８フリップフロップ回路の出力信号
から互いに発生期間の重なシ合わない２系統の同期パル
スを作り出して第１および第２の出力端子Ｚ１． Ｚ２
に送出する分配回路を備えたことを特徴とするものであ
る。
なお、第１図の実施例においては、前記分配回路はイン
バータ１３とムＨＤゲート１４＊１５によって構成され
ている。
バータ１３とムＨＤゲート１４＊１５によって構成され
ている。
ところで、本発明の第１の実施態様をもとに、３系統の
同期パルスが得られる同期パルス発生装置を実現するこ
とも出来る。
同期パルスが得られる同期パルス発生装置を実現するこ
とも出来る。
第３図は本発明の第２の実施態様を示したもので、第１
の二数ゲート１６０入力端子には第１の１８フリップフ
ロップ回路１００の出力信号、入力信号、第１および第
２のクロックパルスが直接印加され、第２の二数グー）
１７０入力端子には第２のＢＳフリップフロップ回路２
００の出力信号、第１および第２のクロックパルスが直
接印加され、第３の二数ゲート１８の入力端子には第３
の１８フリップフロップ回路３００の出力信号、第１お
よび第２のクロッグパルスが直接印加される。
の二数ゲート１６０入力端子には第１の１８フリップフ
ロップ回路１００の出力信号、入力信号、第１および第
２のクロックパルスが直接印加され、第２の二数グー）
１７０入力端子には第２のＢＳフリップフロップ回路２
００の出力信号、第１および第２のクロックパルスが直
接印加され、第３の二数ゲート１８の入力端子には第３
の１８フリップフロップ回路３００の出力信号、第１お
よび第２のクロッグパルスが直接印加される。
また、前記第３の二数ゲート１８の出力信号はＨＡＮＤ
）ｙ’−）１９と）ｉＡＮＤゲート２ｏによって構成さ
れた第４のＲ８フリップフロップ回路４０００セツト端
子４００ａに印加され、前記第４の１８フリップフロッ
プ回路４００の出力信号と第１および第２のクロックパ
ルスは第４の二数ゲート２１０入力端子に印加され、前
記第４の二数ゲート２１の出力信号は第２の１８フリッ
プフロップ回路２００のリセット端子２００Ｃに印加さ
れる。
）ｙ’−）１９と）ｉＡＮＤゲート２ｏによって構成さ
れた第４のＲ８フリップフロップ回路４０００セツト端
子４００ａに印加され、前記第４の１８フリップフロッ
プ回路４００の出力信号と第１および第２のクロックパ
ルスは第４の二数ゲート２１０入力端子に印加され、前
記第４の二数ゲート２１の出力信号は第２の１８フリッ
プフロップ回路２００のリセット端子２００Ｃに印加さ
れる。
編方、入力端子に第１のクロックパルスが印加されるイ
ンバータ１３と、入力端子に前記インバータ１３の出力
信号と第２．第３のＲ８フリップフロップ回路２００，
３００の出力信号が印加される第６の二数ゲート２２と
、入力端子に前記インバータ１３の出力信号と第３．第
４０Ｒ８フリ記インバータ１３の出力信号と第４の１８
フＯツブ乙口・ツブ回路４００の出力信号が印加される
第７の二数ゲート２４によって分配回路６００が構成さ
れている。
ンバータ１３と、入力端子に前記インバータ１３の出力
信号と第２．第３のＲ８フリップフロップ回路２００，
３００の出力信号が印加される第６の二数ゲート２２と
、入力端子に前記インバータ１３の出力信号と第３．第
４０Ｒ８フリ記インバータ１３の出力信号と第４の１８
フＯツブ乙口・ツブ回路４００の出力信号が印加される
第７の二数ゲート２４によって分配回路６００が構成さ
れている。
なお、第３図の回路動作は第１図と同様であるため、第
４図に各ゲートの出力信号波形を示すだけにとどめる。
４図に各ゲートの出力信号波形を示すだけにとどめる。
なお、第４図（ム）、 （Ｂ）、（ロ）はそれぞれ第１
のクロックパルス入力端子！１．第２のクロックパルス
入力端子！２．信号入力端子Ｉに印加される信号波形、
第４図ＣＤ）、（７）、 （Ｆ）、 （Ｇ）、（６）Ｍ
（１）＊ （Ｊ）Ｉ（７）、〜）、鴫に）ｐ （ｏ）
ｓ Ｆ）ｔ（６）、（６）、伸）、（７）はそれぞれイ
ンバータ２＃インバータ１３．ＨＡＮＤゲート４，６゜
第１の二数ゲート１６．Ｎム’Ｎ Ｄゲー）７ｔ８＊第
２の二数ゲート１７．Ｈ今・ＮＤゲー）１０，１１１第
３の二数ゲート１８．Ｎ、ＡＮＤゲート１９，２０゜第
４の二数ゲート２１．第、″べ、の一致ゲート２２゜第
６の二数ゲート２３．第７の二数ゲート２４の出力信号
波形を示す。
のクロックパルス入力端子！１．第２のクロックパルス
入力端子！２．信号入力端子Ｉに印加される信号波形、
第４図ＣＤ）、（７）、 （Ｆ）、 （Ｇ）、（６）Ｍ
（１）＊ （Ｊ）Ｉ（７）、〜）、鴫に）ｐ （ｏ）
ｓ Ｆ）ｔ（６）、（６）、伸）、（７）はそれぞれイ
ンバータ２＃インバータ１３．ＨＡＮＤゲート４，６゜
第１の二数ゲート１６．Ｎム’Ｎ Ｄゲー）７ｔ８＊第
２の二数ゲート１７．Ｈ今・ＮＤゲー）１０，１１１第
３の二数ゲート１８．Ｎ、ＡＮＤゲート１９，２０゜第
４の二数ゲート２１．第、″べ、の一致ゲート２２゜第
６の二数ゲート２３．第７の二数ゲート２４の出力信号
波形を示す。
ミ等上の、説明から明らかな様に本発明の同期パルス発
生装置は、少なくとも３個の１８フリップフロップ回路
と、これらの１８フリップフロップ回路を順次セットあ
るいはリセットさせるための３個の二数ゲートと、前記
Ｒ８フリップフロップ回路の出力状態に応じて互いに重
なり合わない２系統もしくは３系統の同期パルスを出力
端子に送出する分配回路を備えたものであシ、これらの
相互接続と、周波数比が２対１の第１．第２のクロック
パルスの利用によって目的を達成しているため、きわめ
て少ないゲート回路数で少なくとも２系統の出力パルス
を得ることが出来、大なる効果を奏するものである。。
生装置は、少なくとも３個の１８フリップフロップ回路
と、これらの１８フリップフロップ回路を順次セットあ
るいはリセットさせるための３個の二数ゲートと、前記
Ｒ８フリップフロップ回路の出力状態に応じて互いに重
なり合わない２系統もしくは３系統の同期パルスを出力
端子に送出する分配回路を備えたものであシ、これらの
相互接続と、周波数比が２対１の第１．第２のクロック
パルスの利用によって目的を達成しているため、きわめ
て少ないゲート回路数で少なくとも２系統の出力パルス
を得ることが出来、大なる効果を奏するものである。。
第１図は本発明の第、１の実施例の回路構成図、第２図
線第１図の各部の信号波形図、第３図は本８”（Ｄ＊
２ ｏ＊１１ｔｘ３．、ｏ＠ｌ＆ｉｌｊ＊Ｚ・１“０１
１図の各部の信号 である。 Ｉ・・・・・・信号入力端子１、！訃・・・・・第１の
クロックパルス入力端子、！２・・・・・・第２のクロ
ックパルス人カー；ｉ使子、Ｚｔ、 Ｚｔ、 Ｚｓ−二
パ・・・信号出力端子、４＃ Ｉｓ ７ｐ８、 １０．
１ １ 、 １ Ｇ、 ２ｏ−−−−−−ＨムＨ
Ｄゲート、１３・・・・・・インバータ、１４，１５・
・・＾・ムＨＤゲート、１００，２００，３００−−−
−−−ＲＢ７リツプフロツプ回路、６００・・・・−パ
分配回路。 第１図 −＋ 〜 り 一 −Ｎ σコ
）工Ｃ）二二 ）−二城
線第１図の各部の信号波形図、第３図は本８”（Ｄ＊
２ ｏ＊１１ｔｘ３．、ｏ＠ｌ＆ｉｌｊ＊Ｚ・１“０１
１図の各部の信号 である。 Ｉ・・・・・・信号入力端子１、！訃・・・・・第１の
クロックパルス入力端子、！２・・・・・・第２のクロ
ックパルス人カー；ｉ使子、Ｚｔ、 Ｚｔ、 Ｚｓ−二
パ・・・信号出力端子、４＃ Ｉｓ ７ｐ８、 １０．
１ １ 、 １ Ｇ、 ２ｏ−−−−−−ＨムＨ
Ｄゲート、１３・・・・・・インバータ、１４，１５・
・・＾・ムＨＤゲート、１００，２００，３００−−−
−−−ＲＢ７リツプフロツプ回路、６００・・・・−パ
分配回路。 第１図 −＋ 〜 り 一 −Ｎ σコ
）工Ｃ）二二 ）−二城
Claims (1)
- 【特許請求の範囲】 （１）セット端子に入力信号が与えられる第１のＲ８フ
リップフロップ回路と、入力端子に前記入力信号、前記
第１のＲＳフリップフロップ回路の出力信号、第１のク
ロックパルス、前記第１のクロックパルスの２分の１の
周波数の第２のクロックパルスが与えられる第１の一致
ゲートと、セット端子に前記第１の一致ゲートの出力信
号が与えられる第２のＲ８フリップフロップ回路と、入
力端子に前記第２のＲＳフリップフロップ回路の出力信
号、前記第１のクロックパルス、前記第２のクロックパ
ルスが与えられる第２の一致ゲートと、セット端子に前
記第２の一致ゲートの出力信号が与えられる第３のＲ８
フリップフロップ回路と、入力端子に前記第３のＲＳフ
リップフロップ回路の出力信号、前記第１のクロックパ
ルス、前記第２のクロックパルスが与えられ、その出力
信号が前記第１．第２．第３のＲＳフリップフロップ回
路の少なくともひとつのリセット端子に与えられる第３
の一致ゲートと、前記第２および第３のＲＳフリップフ
ロップ回路の出力信号から互いに発生期間の重なシ合わ
ない２系統の同期パルスを作シ出して第１および第２の
出力端子に送出する分配回路を備えたことを特徴とする
同期パルス発生装置。 （２） ｌＩ！ｆ許請求の範囲第０）項の記載におい
て、前記分配回路を、入力端子に前記第２および第３の
Ｒ８フリップフロップ回路の出力信号と前記第１のクロ
ックパルスが与えられる第４の一致ゲートと、入力端子
に少な、くとも前記第３のＲＳフリップフロップ回路の
出力信号と前記第１のクロックパルスが与えられる第６
の一致ゲートを使用して構成し１．前記第４．第６の一
致ゲートの出力信号を前記第１．第２の出力端子に与え
るように構成したことを特徴とする同期パルス発生装置
。 ＠）特許請求の範囲第＠）項の記載において、前記第３
の二数ゲートの出力信号を前記第２のＲｇフ、リップフ
ロップ回路のリセット端子に与え、前記第２の１８７リ
ツプフロツプ回路の出力信号を前記第１および第３の１
８フリップフロップ回路のリセット端子に与えるように
構成したことを特徴とする同期パルス発生装置。 （４）セット端子に入力信号が与えられる第１のＲＢフ
リップフロップ回路と、入力端子に前記入力信号、前記
第１のＲ８フリップフロップ回路の出力信号、第１のク
ロックパルス、前記第１のクロックパルスの２分の１の
周波数の第２のクロックパルスが与えられる第１の二数
ゲートと。 セット端子に前記第１の二数ゲートの出力信号が与えら
れる第２の１８フリップフロップ回路と、入力端子に前
記第２０Ｒ５７リツプフロツプ回路の出力信号、前町１
＊ １のクロックパルス、前記第２のクロックツ、クル
スが与えられる第２の二数ゲートと、セット端子に前記
第２の二数ゲートの出力信号が与えられる第３のＲＳフ
リップフロップ回路と、入力端子に前記第３のＲｇり０
ツクパルス、前記第２のクロックパルスが与えられる第
３の二数ゲートと、セット端子に前記第３の二数ゲート
の出力信号が与えられる第４０ＲＢフリツプフロツプ回
路と、入力端子に前記第４の１８フリップフロップ回路
の出力信号、前記第１のクロックパルス、前記第２のク
ロックパルスが与えられ、その出力信号が前記第１．第
２．第３．第４のＲ８７リツプフロツプ回路の少なくと
もひとつのリセット端子に与えられる第４の二数ゲート
と、前記第２．第３ｅ第４の１８フリップフロップ回路
の出力信号から互いに発生期間の重なシ合わない３系統
の同期パルスを作シ出して第１．第２．第３の出力端子
に送出する分配回路を備えた仁とを特徴とする同期パ：
、”：、ｕ＞生装置。 （６）特許請求の範 項の記載において、前記分配
回路を、入力端子に少なくとも前記第２および第ａの１
８フリ・ツ゛プフロップ回路の出力信号と前記第１のク
ロックパルスが与えられる第６の二数ゲートと、入力端
子に少なくとも前記第３および第４のＲＳフリップフロ
ップ回路の出力信号と前記第１のクロックパルスが与え
られる第６の二数ゲートと、入力端子に少なくとも前記
第４のＲＳフリップフロップ回路の出力信号と前記第１
のクロックパルスが与えられる第７の、一致ゲートを使
用して構成し、前記第６゜第６．第７の二数ゲートの出
力信号を前記第１゜第２．第３の出力端子に供給するよ
うに構成したことを特徴とする同期パルス発生装置。 （６）特許請求の範囲第＠）項の記載において、前記第
４の二数ゲートの出力信号を前記第２の１８フリップフ
ロップ回路のリセット端子に与え、前記第２のＲ８フリ
ップフロップ回路の出力信号を前記第１のＲｇフリップ
フロップ回路のリセット端子に与えるようにしたことを
特徴とする同期パルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142723A JPS5843618A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142723A JPS5843618A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843618A true JPS5843618A (ja) | 1983-03-14 |
| JPH0137886B2 JPH0137886B2 (ja) | 1989-08-10 |
Family
ID=15322077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142723A Granted JPS5843618A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127481A (ja) * | 1987-11-12 | 1989-05-19 | Giken Kogyo Kk | 浮体の係留装置 |
-
1981
- 1981-09-09 JP JP56142723A patent/JPS5843618A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127481A (ja) * | 1987-11-12 | 1989-05-19 | Giken Kogyo Kk | 浮体の係留装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0137886B2 (ja) | 1989-08-10 |
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