JPS5843838B2 - 読取り専用メモリ - Google Patents
読取り専用メモリInfo
- Publication number
- JPS5843838B2 JPS5843838B2 JP54023084A JP2308479A JPS5843838B2 JP S5843838 B2 JPS5843838 B2 JP S5843838B2 JP 54023084 A JP54023084 A JP 54023084A JP 2308479 A JP2308479 A JP 2308479A JP S5843838 B2 JPS5843838 B2 JP S5843838B2
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- line
- cell
- threshold voltage
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、読取り専用メモリ特にマスクＲＯＭのセルに
関する。
関する。
マスクＲＯＭは第１図に示すように、各セルＣｌｉＩ
Ｃ’ｌｊ・・・・・・ をビットラインＢＬＩ 、ＢＬ
ｍ・・・°°゛に接続するか否かで書込みを行ない、接
地線ＶＧＩ 、ＶＧｍ・・・・・・は直接グランドに落
しておくのが普通である。
Ｃ’ｌｊ・・・・・・ をビットラインＢＬＩ 、ＢＬ
ｍ・・・°°゛に接続するか否かで書込みを行ない、接
地線ＶＧＩ 、ＶＧｍ・・・・・・は直接グランドに落
しておくのが普通である。
かムるメモリではワード線例えばＷＬｊ を選択する
（Ｈレベルにする）と、ワード線■、ｊ に接続された
ＦＥＴ（電界効果トランジスタ）で構成されたセルＣ：
ｌ ｊ、、Ｃｒｎ ｊ・・・・・・はオンとなるが、
例えばＣｌｊは非接続セルであるのでビット線ＢＬＩ
はグランドに落されずＨレベルのま瓦（図示しないが
ビット線は比較的大きい抵抗を介してＨレベルにされて
いる）となり、又例えばＣｍｊ は接続セルであるの
でビット線ＢＬｍはグランドに落される。
（Ｈレベルにする）と、ワード線■、ｊ に接続された
ＦＥＴ（電界効果トランジスタ）で構成されたセルＣ：
ｌ ｊ、、Ｃｒｎ ｊ・・・・・・はオンとなるが、
例えばＣｌｊは非接続セルであるのでビット線ＢＬＩ
はグランドに落されずＨレベルのま瓦（図示しないが
ビット線は比較的大きい抵抗を介してＨレベルにされて
いる）となり、又例えばＣｍｊ は接続セルであるの
でビット線ＢＬｍはグランドに落される。
図示しないセンスアンプによりこのビット線のレベル変
化を検出することにより記憶内容を読出することができ
る。
化を検出することにより記憶内容を読出することができ
る。
このようなマスクＲＯＭの他に、セルは全てビット線へ
接続しておき、イオン打込みにより特定セルの閾値電圧
を高める方法即ち基板と同導電型の不純物をチャンネル
部分に注入する方法がある。
接続しておき、イオン打込みにより特定セルの閾値電圧
を高める方法即ち基板と同導電型の不純物をチャンネル
部分に注入する方法がある。
前記の例ではワード線Ｍ、ｊ に接続されたセルのうち
例えばＣ１ｊにイオン打込みを行なって閾値電圧を高め
、Ｃｍｊ はイオン打込みを行なわないと、ワード線ｗ
Ｌｊ をＨレベルにしたときセルＣ１ｊはオフ、Ｃｍｊ
はオンという状態が得られる。
例えばＣ１ｊにイオン打込みを行なって閾値電圧を高め
、Ｃｍｊ はイオン打込みを行なわないと、ワード線ｗ
Ｌｊ をＨレベルにしたときセルＣ１ｊはオフ、Ｃｍｊ
はオンという状態が得られる。
尚、ワード線のＨレベルはイオン打込みを行なったセル
の閾値電圧とイオン打込みを行なわないセルの閾値電圧
との間にある。
の閾値電圧とイオン打込みを行なわないセルの閾値電圧
との間にある。
このイオン打込み法はセルの寸法が小さくなる、書込み
データを決定してから製品出荷までの期間を短かくする
ことができるなどの利点がある。
データを決定してから製品出荷までの期間を短かくする
ことができるなどの利点がある。
なおこの種のＲＯＭは基板にセル等を作って半完成の状
態にしておき、注文があってから即ち書込みデータが決
定されてから第１の例では窓をあげて（記憶内容”１″
のものは当然この窓をあげない）ビット線へのセルの接
続を行な５工程、第２の例ではセルのチャンネルへのイ
オン打込み（例えば記憶内容”Ｏ′′のものへはこのイ
オン打込みを行なわない）を行なう工程に入り、完製品
とする。
態にしておき、注文があってから即ち書込みデータが決
定されてから第１の例では窓をあげて（記憶内容”１″
のものは当然この窓をあげない）ビット線へのセルの接
続を行な５工程、第２の例ではセルのチャンネルへのイ
オン打込み（例えば記憶内容”Ｏ′′のものへはこのイ
オン打込みを行なわない）を行なう工程に入り、完製品
とする。
しかしながらこのセルの閾値を高めるイオン打込み法で
はチャンネル等イオン打込み部分の不純物濃度が高くな
り、ソース、ドレイン接合容量が増加し、動作速度が遅
くなる欠点がある。
はチャンネル等イオン打込み部分の不純物濃度が高くな
り、ソース、ドレイン接合容量が増加し、動作速度が遅
くなる欠点がある。
またソース、ドレイン耐圧が小になり、ビットラインの
電圧の振幅が大きくとれない欠点もある。
電圧の振幅が大きくとれない欠点もある。
本発明はかＳる点に鑑みてなされたものであり、イオン
打込み法をとるが、イオン打込みによりセルの閾値電圧
を低くしてデータ記憶を行なわせようとするものである
。
打込み法をとるが、イオン打込みによりセルの閾値電圧
を低くしてデータ記憶を行なわせようとするものである
。
この方式であると打込む不純物イオンはチャンネルつま
り基板と反対の導電型であるから後述の理由でソース、
ドレイン容量の増加、ソース、ドレイン耐圧の低下はな
く、しかもイオン打込み法であるからセルサイズの減少
、出荷期間短縮などの利点が得られる。
り基板と反対の導電型であるから後述の理由でソース、
ドレイン容量の増加、ソース、ドレイン耐圧の低下はな
く、しかもイオン打込み法であるからセルサイズの減少
、出荷期間短縮などの利点が得られる。
次に実施例を参照してこれを詳細に説明する。
第２図は本発明の実施例を示し、前回と同様にＣＩｉ、
ＣＩ、１ ”・・はメモリセル、ＷＬｉ 、ＷＬｊ
°”・・・はワード線、ＢＬＩ 、ＢＬｍ・・・・・・
はビット線、ＶＧＩ 、ＶＧｍ・・・・・・疑似接地線
である。
ＣＩ、１ ”・・はメモリセル、ＷＬｉ 、ＷＬｊ
°”・・・はワード線、ＢＬＩ 、ＢＬｍ・・・・・・
はビット線、ＶＧＩ 、ＶＧｍ・・・・・・疑似接地線
である。
メモリセルはやはりＦＥＴで構成されそして本回路では
全セルのドレインがビット線に、ソースが疑似接地線に
、またゲートがワード線に接続され、非接続のものはな
い。
全セルのドレインがビット線に、ソースが疑似接地線に
、またゲートがワード線に接続され、非接続のものはな
い。
疑似接地線ＶＧＩ 、ＶＧｍ・・・・・・はトランジス
タＱ１□ 、Ｑ２□が信号Ｖ。
タＱ１□ 、Ｑ２□が信号Ｖ。
８を受けてオンになるときこのトランジスタを通してグ
ランドに接続され、それまでは常時オンのトランジスタ
Ｑ１１゜Ｑ２１・・・・・・により本例では＋５Ｖの電
源Ｖｃｃに接続されている。
ランドに接続され、それまでは常時オンのトランジスタ
Ｑ１１゜Ｑ２１・・・・・・により本例では＋５Ｖの電
源Ｖｃｃに接続されている。
メモリセルへの書込みはイオン打込みにより行なうが、
このイオン打込みは記憶されるべき内容が例えばＯｌ＋
のセルに対してのみ行ない、記憶させるべき内容が′１
”のセルに対してはイオン打込みは行なわず、デコーダ
等メモリ周辺回路のトランジスタと同様にしておく。
このイオン打込みは記憶されるべき内容が例えばＯｌ＋
のセルに対してのみ行ない、記憶させるべき内容が′１
”のセルに対してはイオン打込みは行なわず、デコーダ
等メモリ周辺回路のトランジスタと同様にしておく。
また打込むイオンは閾値電圧を低めるもの、従って基板
とは反対の導電型を作る不純物である。
とは反対の導電型を作る不純物である。
例えばシリコン半導体基板がｐ型であるｎチャンネルＦ
ＥＴ に対してはリン（Ｐ）などのｎ型不純物を打込む
。
ＥＴ に対してはリン（Ｐ）などのｎ型不純物を打込む
。
このようにすればチャンネルのｐ型不純物濃度が低くな
り、閾値電圧が下ってデプリーション型・にすることが
できる。
り、閾値電圧が下ってデプリーション型・にすることが
できる。
本例ではイオン打込みをしないセルの閾値電圧ＶＴＨＥ
は＋１ｖ、イオン打込みをしたＦＥＴ の閾値電圧ＶＴ
ＨＤは一４Ｖである。
は＋１ｖ、イオン打込みをしたＦＥＴ の閾値電圧ＶＴ
ＨＤは一４Ｖである。
そして−例としてメモリセルＣ１ｊにイオン打込みを行
なったとする。
なったとする。
次に第３図を参照しながらこのメモリの動作を説明する
。
。
ビットラインＢＬは前述のように比較的大きい抵抗を介
して電源Ｖｃｃへ接続されており、メモリセルがオフな
らばＶｃｃ ＝ ＋ ５ Ｖの電位をとる。
して電源Ｖｃｃへ接続されており、メモリセルがオフな
らばＶｃｃ ＝ ＋ ５ Ｖの電位をとる。
疑似接地線ＶＧをグランドに接地するトランジスタＱ１
□ 、Ｑ２□は常時はオフであり、従って疑似接地線Ｖ
ＧはＶｃｃ のレベルにある。
□ 、Ｑ２□は常時はオフであり、従って疑似接地線Ｖ
ＧはＶｃｃ のレベルにある。
従ってメモリセルを通って電流は流れない。
このような状態でトランジスタＱ１□ 、Ｑ２□ に信
号ＶＧＳ を与えてこれをオンにしたとすると、疑似
接地線ＶＧＩ 。
号ＶＧＳ を与えてこれをオンにしたとすると、疑似
接地線ＶＧＩ 。
ＶＧｍはトランジスタＱ１□とＱ１□及びＱ２１とＱ２
□の抵抗比で電源Ｖｃｃを分圧した電位に下がる。
□の抵抗比で電源Ｖｃｃを分圧した電位に下がる。
この電位降下ｊＶｖＧはＩＶより小にしておく。
換言すれば選択時の疑似接地線の電位は１ＶＴＨＤより
高くしておく。
高くしておく。
次にワード線ＸＬｊ をＨレベル（Ｖｃｃ）に上げる
と、そのワード線電位と疑似接地線ＶＧＩ の電位との
差がセルＣ１ｊの閾値−４Ｖを越える時点から該セルＣ
１ｊはオンになり、ビット線ＢＬＩ の電位は疑似接地
線ＶＧＩ のレベルへ下がる。
と、そのワード線電位と疑似接地線ＶＧＩ の電位との
差がセルＣ１ｊの閾値−４Ｖを越える時点から該セルＣ
１ｊはオンになり、ビット線ＢＬＩ の電位は疑似接地
線ＶＧＩ のレベルへ下がる。
図示しないセンスアップによりこのビット線のレベル変
化を検知すれば情報”Ｏ”を読出すことができる。
化を検知すれば情報”Ｏ”を読出すことができる。
一方セルＣｍ・のゲートソース間電圧はＶｃｃ −（Ｖ
ｃｃ −Ａ ＶＶＧ ）−Ａ ＶＶＣへ上がる１、（Ｖ
ＶＧ＜ＩＶであるからセルＣｍｊはオフのまへにとどま
る。
ｃｃ −Ａ ＶＶＧ ）−Ａ ＶＶＣへ上がる１、（Ｖ
ＶＧ＜ＩＶであるからセルＣｍｊはオフのまへにとどま
る。
従ってビット線ＢＬｍの電位はＶｃｃ にあり、これ
を検知して情報″１″ジ読出すことができる。
を検知して情報″１″ジ読出すことができる。
他のメモリセルについても同様である。
結局上記ＲＯＭ動作を行なわせるにはＨレベル時のフー
ド線電位ＶＷＬ とＬレベル時の疑似接地線電位ｖｖＧ
との差”ＶＶＧ＝ＶＷＬ ＶＶＧがイオン打込みをし
ないエンハンスメント型のメモリセルの閾値電圧ＶＴＨ
Ｅに対してＯ＜ＪＶｙＧ＜ＶＴＨＥにあり、またイオン
打込みをしたディプリーション型のメモリセルの閾値電
圧ＶＴＨＤがＶｙ Ｇ ＜ＶＴ ＨＤ ＜ ０にあれば
よい。
ド線電位ＶＷＬ とＬレベル時の疑似接地線電位ｖｖＧ
との差”ＶＶＧ＝ＶＷＬ ＶＶＧがイオン打込みをし
ないエンハンスメント型のメモリセルの閾値電圧ＶＴＨ
Ｅに対してＯ＜ＪＶｙＧ＜ＶＴＨＥにあり、またイオン
打込みをしたディプリーション型のメモリセルの閾値電
圧ＶＴＨＤがＶｙ Ｇ ＜ＶＴ ＨＤ ＜ ０にあれば
よい。
このメモリセルは前述のようにソース、ドレイン耐圧が
犬、ソース、ドレイン容量が小などの利点を有する。
犬、ソース、ドレイン容量が小などの利点を有する。
即ち第４図に示すように、イオン打込みは基板ＳＵＢ
にソースＳ、ドレインＤ領域を形成し、絶縁膜ＩＦを介
してゲート電極Ｇを被着したあとに行なうが、このイオ
ン打込みはゲート絶縁膜直下の基板表面に行なわれるよ
うにイオン加速電圧を適当に定めて行なう。
にソースＳ、ドレインＤ領域を形成し、絶縁膜ＩＦを介
してゲート電極Ｇを被着したあとに行なうが、このイオ
ン打込みはゲート絶縁膜直下の基板表面に行なわれるよ
うにイオン加速電圧を適当に定めて行なう。
そして該基板表面上にはゲート電極および絶縁膜がある
からイオンはこれらを貫通するように充分加速する必要
がある。
からイオンはこれらを貫通するように充分加速する必要
がある。
しかしこのような加速電圧ではソース、ドレイン領域に
打込まれた（マスク合せに対する余裕等のためにイオン
打込み部分は必要部分より若干広くする）イオンＩは図
示の如くソース、ドレイン領域を貫通してその直下の基
板部にも達する。
打込まれた（マスク合せに対する余裕等のためにイオン
打込み部分は必要部分より若干広くする）イオンＩは図
示の如くソース、ドレイン領域を貫通してその直下の基
板部にも達する。
そのためもし不純物イオンが閾値電圧を高めるもの、従
って基板と同じ導電型を作るものであると基板のソース
またはドレインと接合部の不純物濃度が高まり、空乏層
が狭くなって接合容量が増大し、また耐モが低下する。
って基板と同じ導電型を作るものであると基板のソース
またはドレインと接合部の不純物濃度が高まり、空乏層
が狭くなって接合容量が増大し、また耐モが低下する。
これに反して本発明のように閾値電圧を低めるものであ
ると、打込むイオンは基板とは反対の導電型のものであ
り、従って基板とソースまたはドレインとの接合部の不
純物濃度は低くなる（勿論導電型が反転する程は打込ま
ない）から、空乏層は拡がって接合容量が小になり、か
つ耐圧が増大する。
ると、打込むイオンは基板とは反対の導電型のものであ
り、従って基板とソースまたはドレインとの接合部の不
純物濃度は低くなる（勿論導電型が反転する程は打込ま
ない）から、空乏層は拡がって接合容量が小になり、か
つ耐圧が増大する。
以上詳細に説明したように本発明によればソース、ドレ
イン容量が小であり、従って高速動作が可能であり、か
つソース、ドレイン耐圧が向上した事によりビット線の
電位を高くとれ、小型化、製造期間短縮が可能なマスク
ＲＯＭが得られる。
イン容量が小であり、従って高速動作が可能であり、か
つソース、ドレイン耐圧が向上した事によりビット線の
電位を高くとれ、小型化、製造期間短縮が可能なマスク
ＲＯＭが得られる。
第１図は従来のマスクＲＯＭの説明用の回路図、第２図
は本発明の実施例を示す回路図、第３図は動作説明図、
第４図はイオン打込み状態の説明図である。 図面で、Ｃ１ｉ 、Ｃ１ｊ＝＋！メモリアル、ＷＬｉ
。 ＷＬｊ・・・・・・はワード線、ＢＬｌ、ＢＬｍ・・・
・・・はビット線、ＶＧｌ、■Ｇｍ・・・・・・はアー
ス線である。
は本発明の実施例を示す回路図、第３図は動作説明図、
第４図はイオン打込み状態の説明図である。 図面で、Ｃ１ｉ 、Ｃ１ｊ＝＋！メモリアル、ＷＬｉ
。 ＷＬｊ・・・・・・はワード線、ＢＬｌ、ＢＬｍ・・・
・・・はビット線、ＶＧｌ、■Ｇｍ・・・・・・はアー
ス線である。
Claims (1)
- １ 電界効果トランジスタからなる各メモリセルのドレ
インおよびゲートをビット線およびワード線の各交点部
に接続し、ソースは疑似接地線へ接続し、更に記憶デー
タに従って特定メモリセルのチャンネル部に閾値電圧を
負にするイオン打込みを行ない、該疑似接地線へは畝線
が非選択状態では畝線に接地されたすべてのメモリセル
をオフにする電位をまた選択状態では前記負の閾値電圧
の絶対値より高い電位を与えるようにしてなることを特
徴とする読取り専用メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54023084A JPS5843838B2 (ja) | 1979-02-28 | 1979-02-28 | 読取り専用メモリ |
| DE8080300453T DE3062385D1 (en) | 1979-02-28 | 1980-02-15 | A read only memory |
| EP80300453A EP0015676B1 (en) | 1979-02-28 | 1980-02-15 | A read only memory |
| US06/124,466 US4333164A (en) | 1979-02-28 | 1980-02-25 | Read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54023084A JPS5843838B2 (ja) | 1979-02-28 | 1979-02-28 | 読取り専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117795A JPS55117795A (en) | 1980-09-10 |
| JPS5843838B2 true JPS5843838B2 (ja) | 1983-09-29 |
Family
ID=12100544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54023084A Expired JPS5843838B2 (ja) | 1979-02-28 | 1979-02-28 | 読取り専用メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4333164A (ja) |
| EP (1) | EP0015676B1 (ja) |
| JP (1) | JPS5843838B2 (ja) |
| DE (1) | DE3062385D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3032333A1 (de) * | 1980-08-27 | 1982-04-22 | Siemens AG, 1000 Berlin und 8000 München | Monolithische statische speicherzelle und verfahren zu ihrem betrieb |
| JPS584969A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | 半導体装置 |
| US4722075A (en) * | 1985-10-15 | 1988-01-26 | Texas Instruments Incorporated | Equalized biased array for PROMS and EPROMS |
| JP2509730B2 (ja) * | 1989-08-11 | 1996-06-26 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| US5289406A (en) * | 1990-08-28 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Read only memory for storing multi-data |
| JP3484380B2 (ja) * | 1999-09-22 | 2004-01-06 | 沖電気工業株式会社 | リードオンリメモリ |
| US6327178B1 (en) * | 2000-07-18 | 2001-12-04 | Micron Technology, Inc. | Programmable circuit and its method of operation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4059826A (en) * | 1975-12-29 | 1977-11-22 | Texas Instruments Incorporated | Semiconductor memory array with field effect transistors programmable by alteration of threshold voltage |
| US4142176A (en) * | 1976-09-27 | 1979-02-27 | Mostek Corporation | Series read only memory structure |
| US4230504B1 (en) * | 1978-04-27 | 1997-03-04 | Texas Instruments Inc | Method of making implant programmable N-channel rom |
-
1979
- 1979-02-28 JP JP54023084A patent/JPS5843838B2/ja not_active Expired
-
1980
- 1980-02-15 EP EP80300453A patent/EP0015676B1/en not_active Expired
- 1980-02-15 DE DE8080300453T patent/DE3062385D1/de not_active Expired
- 1980-02-25 US US06/124,466 patent/US4333164A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0015676A1 (en) | 1980-09-17 |
| JPS55117795A (en) | 1980-09-10 |
| US4333164A (en) | 1982-06-01 |
| DE3062385D1 (en) | 1983-04-28 |
| EP0015676B1 (en) | 1983-03-23 |
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