JPS5844251B2 - 入出力装置割込み識別処理方式 - Google Patents

入出力装置割込み識別処理方式

Info

Publication number
JPS5844251B2
JPS5844251B2 JP53099258A JP9925878A JPS5844251B2 JP S5844251 B2 JPS5844251 B2 JP S5844251B2 JP 53099258 A JP53099258 A JP 53099258A JP 9925878 A JP9925878 A JP 9925878A JP S5844251 B2 JPS5844251 B2 JP S5844251B2
Authority
JP
Japan
Prior art keywords
interrupt
signal line
interrupt request
input
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP53099258A
Other languages
English (en)
Other versions
JPS5528117A (en
Inventor
尚志 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP53099258A priority Critical patent/JPS5844251B2/ja
Publication of JPS5528117A publication Critical patent/JPS5528117A/ja
Publication of JPS5844251B2 publication Critical patent/JPS5844251B2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】 本発明は、入出力装置割込み識別処理方式、特に複数の
入出力装置を組に区分して各組毎に各入出力装置に割当
てた割込みフラグ信号線を調べるようにし、各入出力装
置における制御構成を簡単化すると共に、可能な限り信
号線の本数を減少しかつ割込み優先順位などに融通性を
与えるようにした入出力装置割込み識別処理方式に関す
るものである。
複数の装置例えば入出力装置から中央処理装置に対して
割込み要求があった場合、中央処理装置は、いずれの装
置からの割込み要求かを識別し、当該割込みに対処する
処理を実行するようにされる。
この場合第1図ないし第3図に後述する如き方式が知ら
れているが、少なくとも([)入出力装置における制御
構成を簡単化すること、(11)信号線の本数が非所望
に増大されないこと、(iii)各入出力装置相互間で
の割込みに関する優先順位の変更やシステム構成の変更
などに容易に対処できること、などを考慮することが必
要となる。
本発明は特に入出力装置目体にもたせる制御構成を簡単
化すると共にシステムの変更などに自由に対処でき、か
つ信号線の本数をも可能なかぎり少なくすることを目的
としている。
そしてそのため、本発明の入出力装置割込み識別処理方
式は複数の入出力装置と中央処理装置との間でデータ・
バスを介して情報送受を行うと共に、上記中央処理装置
が各入出力装置からの割込み要求を受信しいずれの入出
力装置からの割込み要求かをチェックし該割込み要求に
対応した割込み処理を実行するデータ処理システムにお
いて、上記各入出力装置を組に区分して該個々の組に属
する個々の入出力装置毎に異なって割当てられた割込み
フラグ信号線、上記組に属する個々の入出力装置に対し
て共通に供給される組選択信号線、および上記すべての
入出力装置からの割込み要求信号が共通に供給される割
込み信号線をそなえ、上記割込み要求信号線を介して割
込み要求を受信した中央処理装置が上記組選択信号線に
よって組を選択し、該選択された組に属する入出力装置
が発している割込み要求を上記割込みフラグ信号線によ
って識別するようにしたことを特徴としている。
以下図面を参照しつつ説明する。
第1図ないし第3図は夫々従来公知の構成の一例、第4
図は本発明の一実施例構成を示す。
第1図において、1は中央処理装置、2−1゜2−2.
・・・・・・、2−nは夫々入出力装置、3−13〜2
.・・・、3−nは夫々ゲートを表わしている。
また4は割込み要求信号線、5はセレクト・アウト信号
線を表わしている。
各入出力装置2−1.2−2.・・・は夫々独立に割込
み要求信号線4上に割込み要求信号IRQIIRQ2.
・・・・・・を送出する。
即ち要求信号LRQ1 。IRQ2.・・・・・・を信
号線4にワイヤド・オアによって接続しておき、要求信
号を送出する。
中央処理装置1は、信号線4上の信号IRQを検出して
、いずれの入出力装置が割込み要求を発しているかをセ
レクト・アウト信号線5上にセレクト・アウト信号SL
Oを送出することによってチェックする。
即ち、中央処理装置1に最も近い位置に接続されている
入出力装置2−1は、上記セレクト・アウト信号SLO
を受信する。
そして自己が割込み要求IRQIを発している場合、ゲ
ート3−1をオフしてセレクト・アウト信号SLOが下
り側に伝送されることを阻止した上で、例えば自己の機
番などを図示しないデータ線を介して中央処理装置1に
通知する。
また自己が割込み要求IRQIを発していない場合、ゲ
ート3−1をオンしてセレクト・アウト信号SLOを入
出力装置2−1側に転送する。
該第1図図示の構成の場合、信号線の本数が最小である
という利点をもつ。
しかし、各入出力装置2−1.2−2.・・・・・・、
2−nにおいて、ゲート制御などの制御が複雑となり、
各入出力装置にもたせる機能が犬となる。
第2図において、符号1.2−L2−2.・・・・・・
、2−n、4 1,4 2.・・・・・・、4−nは第
1図に対応し、7はプライオリティ・エンコーダ(PE
)、8はオア回路を表わしている。
本構成の場合、各入出力装置2−1 、2−2 、・・
・・・・に対応して割込み要求信号線4−1.4−2.
・・・・・・が割付けられている。
そして中央処理装置1にプライオリティ・エンコーダ(
PE)7かもうけられ、各側込み要求信号線4−1.4
−2 、・・・・・・からの割込み要求IRQ1 、I
RQ2 、・・・・・・相互間の優先順位を決定して割
込み処理に入るようにされる。
即ち、信号線4−1 、4−2 、・・・・・・のいず
れか1つに割込み要求信号が立てられると、オア回路8
を介して割込み要求IRQを検出する。
そしてこの時点でプライオリティ・エンコーダ7によっ
て選択された割込み要求を選択して割込み処理に入る。
該第2図図示の構成の場合、各入出力装置2−1 、2
−2 、・・・・・・が割込み要求信号IRQ1゜IR
Q2.・・・・・・を発するだけで、中央処理装置1内
でプライオリティ・エンコーダ7によって直接いずれの
入出力装置2−iからの割込み要求かを決定して、処理
に入ることが可能となる。
しかし、割込み要求信号線4−1 、4−2 、・・・
・・・の本数が入出力装置の台数分だけ必要であり、か
つプライオリティ・エンコーダ7の構成が固定している
ことから、システムの変更に対処する融通性が劣る難点
をもっている。
第3図において、図中の符号1.2−1.2−2゜・−
・・・・、2−n、4は第1図に対応し、9はセンス割
込み要求信号線、10はデータ・バスを表わしている。
本構成の場合、第1図図示の場合と同様に各入出力装置
2−1 、2−2 、・・・・・・は割込み要求信号線
4に対してワイヤド・オアで接続されている。
そして、中央処理装置1は信号線4上に割込み要求信号
IRQが立つと、センス割込み要求信号線9上にセンス
信号5ense I RQを送出する。
各入出力装置2−1 、2−2 、・・・・・・はセン
ス信号5ense I RQを受信し、自己が割込み要
求IRQを発していると、データ・バス10上にデータ
の形で自己が割込み要求IRQを発していることを通知
する。
即ちデータ・バス10上の例えばnビットのデータ中の
予め自己に割当てられた1ビツトを論理「1」として、
中央処理装置1に通知する。
中央処理装置1はデータ・バス10を介して伝送されて
くるnビットのデータを見て、論理「1」の立っている
ビット位置に対応して、いずれの入出力装置が割込み要
求を発しているかを調べる。
第3図図示の構成の場合、データ・バス10を用いて通
報することから、信号線の本数が第1図図示の如く少な
くて足りると共に、割込み優先順位などの変更に自由に
対処でき、かつ入出力装置2−1 、2−2 、・・・
における制御構成も簡単で通常のデータ送出機能をその
まま利用できる利点をもっている。
しかし、次の問題点を含んでいる。即ち、図示データ・
バス10が双方向性バスである場合に、最近一般にドラ
イバにトライ・ステート素子が広く用いられる。
該トライ・ステート素子の場合、2個以上のドライバが
同時にイネーブル状態となることを禁止されることが必
要とあ□るが、第3図図示の構成の場合には上記禁止事
項を守るようにしようとすると上記トライ・ステート素
子を使用しにくい面をもっている。
第4図は本発明り一実施例構成を示し、いわば、第2図
に示す構成における入出力装置の制御構成が簡単になる
という利点と、第3図に示す構成における割込み優先順
位などの変更に自由に対処できる利点とを享受し、あわ
せて第2図および第3図図示0構成の難点を改善した構
成となっている。
図中の符号1.2−L2−2.・・・・・・、2−n。
4は第3図に対応し、11は割込みフラグ信号線、12
はデバイス・タイプ信号線であって本発明にいう組選択
信号線に対応するもの、13−0は一致検出回路、14
はナンド回路を表わしている。
第4図図示の場合、各入出力装置2−1.2−2.・・
・・・・からの割込み要求信号IRQ1゜IRQ2.・
・・・・・は割込み要求信号線4にワイヤド・オアの形
で供給される。
また各入出力装置2−1゜2−2.・・・・・・は複数
個の組に区分され、図示の場合入出力装置2−1ないし
2−3は第1組に属し、入出力装置2−4・・・・・・
は第2組に属し、・・・・・・入出力装置2− nは第
9組に属するものとされている。
そして1つの組に属する入出力装置2−1ないし2−3
は夫々割込みフラグ信号線11中の異なった信号線に接
続されている。
第4図図示の場合、割込み要求信号線4に割込み要求信
号IRQが立つと、中央処理装置1は、いずれの入出力
装置が割込み要求信号を発したかをチェックするために
、図示デバイス・タイプ信号線上に、まづ第1組に属す
る入出力装置を選択する組選択信号を発する。
これによって第1組に属する入出力装置2−1ないし2
−3は一斎に一致検出回路13−1ないし13−3が一
致信号を発する。
この結果、割込み要求信号IRQを発して、いた入出力
装置例えば2−1はナンド回路14−1を介して割込み
フラグ信号線11に論理「O」のフラグ信号を送出する
。
中央処理装置1は、該第1の組を選択している状態のも
とで、割込みフラグ信号線11上のいずれの信号線に論
理「0」が立っているかによって、割込み要求信号IR
Qを発している入出力装置2−1を識別する。
第1の組が選択されている状態のもとで、信号線11上
の複数本の信号線に論理下0」が立っていれば、複数個
の入出力装置が割込み要求信号を発しているものと識別
する。
また中央処理装置1が順次第2の組、第3の組、・・・
・・・と選択することによって、割込み要求信号を発し
ている入出力装置を次々と識別することができる。
以上説明した如く、本発明の場合、各入出力装置2−1
、2−2 、・・・・・・は、割込み要求信号を発し
、−数構出回路13からの出力に応じて割込みフラグ信
号IRQFを送出するだけで足りる。
また中央処理装置1は、割込み要求がいずれの入出力装
置から発せられたかを識別した上で、割込み処理に入′
ることから、割込み優先順位の変更などに当って中央処
理装置1自体で自由に対処できる。
また組選択信号線により選択される組を増大してゆけば
、入出力装置の台数を簡単に増加することができる。
そしてその上、組選択信号線12はそもそもアドレス線
であることから、割込みフラグ信号線11を所定本数用
意しておけばよく、信号線の本数がそれ程増加すること
もない。
【図面の簡単な説明】
第1図ないし第3図は夫々従来公知の構成の一例、第4
図は本発明の一実施例構成を示す。 図中、1は中央処理装置、2−1.2−2.・・・・・
・は夫々入出力装置、4は割込み要求信号線、11は割
込みフラグ信号線、12は組選択信号線、13−1は一
致検出回路を表わす。

Claims (1)

  1. 【特許請求の範囲】 1 複数の入出力装置と中央処理装置との間でデータ・
    バスを介して情報送受を行うと共に、上記中央処理装置
    が各入出力装置からの割込み要求を受信しいずれの入出
    力装置からの割込み要求かをチェックし該割込み要求に
    対応した割込み処理を実行するデータ処理システムにお
    いて、上記各入出力装置を組に区分して該個々の組に属
    する個々の入出力装置毎に異なって割当てられた割込み
    フラグ信号線1.上記組に属する個々の入出力装置に対
    して共通に供給される組選択信号線、および上記すべて
    り入出力装置からの割込み要求信号が共通に供給される
    割込み信号線をそなえ、上記割込み要求信号線を介して
    割込み要求を受信した中央処理装置が上記組選択信号線
    によって組を選択し、該選択された組に属する入出力装
    置が発している割込み要求を上記割込みフラグ信号線に
    よって識別するようにしたことを特徴とする入出力装置
    割込み識別処理方式。 2 上記各入出力装置は、自己が割込み要求を発してい
    る状態の下で上記組選択信号線によって自己の属する組
    が選択されたことを条件で、自己に割当てられている上
    記割込みフラグ信号線に割込みフラグを送出することを
    特徴とする特許請求の範囲第1項記載の入出力装置割込
    み識別処理方式。
JP53099258A 1978-08-15 1978-08-15 入出力装置割込み識別処理方式 Expired JPS5844251B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP53099258A JPS5844251B2 (ja) 1978-08-15 1978-08-15 入出力装置割込み識別処理方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP53099258A JPS5844251B2 (ja) 1978-08-15 1978-08-15 入出力装置割込み識別処理方式

Publications (2)

Publication Number Publication Date
JPS5528117A JPS5528117A (en) 1980-02-28
JPS5844251B2 true JPS5844251B2 (ja) 1983-10-01

Family

ID=14242682

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53099258A Expired JPS5844251B2 (ja) 1978-08-15 1978-08-15 入出力装置割込み識別処理方式

Country Status (1)

Country Link
JP (1) JPS5844251B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5411114B2 (ja) * 1972-11-29 1979-05-11
JPS5320437A (en) * 1976-08-05 1978-02-24 Katsuo Makita Prevention and treatment method for pig gastric ulcer
JPS5347738A (en) * 1976-10-13 1978-04-28 Nec Corp Detection circuit for process request
JPS5372541A (en) * 1976-12-10 1978-06-28 Nec Corp Interruption control system

Also Published As

Publication number Publication date
JPS5528117A (en) 1980-02-28

Similar Documents

Publication Publication Date Title
US5497501A (en) DMA controller using a predetermined number of transfers per request
US4381542A (en) System for interrupt arbitration
JPH0640310B2 (ja) マイクロコンピュータ
KR920008605A (ko) 최소 경합 프로세서 및 시스템 버스 시스템
JP3098550B2 (ja) バス制御方式
JP2962767B2 (ja) Dma装置のメモリアクセス方式
JPS593775B2 (ja) バス要求処理装置
JPS5850410Y2 (ja) 割込み優先順位制御装置
JPS62164154A (ja) 割込制御方式
JP2723412B2 (ja) 主記憶プリポート制御方式
JPH05225114A (ja) Io制御装置
JPS63278168A (ja) バス制御装置
JPH05101002A (ja) バス要求方式
JPH0666822B2 (ja) 回線増設方式
JPH0525214B2 (ja)
JPH0646394B2 (ja) 割り込み制御回路
JPH01180058A (ja) 情報処理装置
JPS61165168A (ja) 割り込み制御方式
JPS5858633A (ja) 入出力チヤネル処理装置
JPS63300346A (ja) Dma制御方式
JPS6359181B2 (ja)
JPH051505B2 (ja)
JPH0136740B2 (ja)
JPH03164858A (ja) 電子計算機のプロセッサ間通信方式
JPS58101322A (ja) デ−タ転送制御回路