JPS5844538A - マイクロプログラム処理装置 - Google Patents
マイクロプログラム処理装置Info
- Publication number
- JPS5844538A JPS5844538A JP14290381A JP14290381A JPS5844538A JP S5844538 A JPS5844538 A JP S5844538A JP 14290381 A JP14290381 A JP 14290381A JP 14290381 A JP14290381 A JP 14290381A JP S5844538 A JPS5844538 A JP S5844538A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- modification
- register
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラムのアドレス修飾を行なうマ
イクロプログラム処理装置に関する。
イクロプログラム処理装置に関する。
はじめ、第１図によりマイクロプログラムのアドレス修
飾を説明する。第１図（ａ）はアドレス修飾命令体系を
示し、命令パート（ＯＰ）に命令種別を、Ａ、Ｂパート
にはそのま＼の内容か、指定する修飾用レジスタ（ＭＯ
Ｄ ＢＥＧ ）の内容（ＭＯＤ Ｘ１Ｍ０Ｄ Ｙ）
を設定し、命令パートで示す演算の実行を行なう。第１
図Φ）は修飾ジャンプの命令体系で、命令ハートにジャ
ンプ命令を、ジャンプ種別に修飾用レジスタＭＯＤ Ｘ
、ＭＯＤ Ｙの指定をアドレスパート（ＡＤＤｌ’ｔ）
にジャンプアドレスを設定し、そしてＡＤＤＲ，で示さ
れるマイクロプルグラム上のアドレスとジャンプ種別で
示される修飾レジスタの内容を加算することによりジャ
ンプ先アドレスを決定してジャンプを行なう。
飾を説明する。第１図（ａ）はアドレス修飾命令体系を
示し、命令パート（ＯＰ）に命令種別を、Ａ、Ｂパート
にはそのま＼の内容か、指定する修飾用レジスタ（ＭＯ
Ｄ ＢＥＧ ）の内容（ＭＯＤ Ｘ１Ｍ０Ｄ Ｙ）
を設定し、命令パートで示す演算の実行を行なう。第１
図Φ）は修飾ジャンプの命令体系で、命令ハートにジャ
ンプ命令を、ジャンプ種別に修飾用レジスタＭＯＤ Ｘ
、ＭＯＤ Ｙの指定をアドレスパート（ＡＤＤｌ’ｔ）
にジャンプアドレスを設定し、そしてＡＤＤＲ，で示さ
れるマイクロプルグラム上のアドレスとジャンプ種別で
示される修飾レジスタの内容を加算することによりジャ
ンプ先アドレスを決定してジャンプを行なう。
第２図は従来のマイクロプログラム処理装置の構成例を
示す。１はマイクロプログラムのアドレス選択を行なう
セレクタ部ＳＥＬ、２はマイクロプログラムを格納する
リードオンリーメモリ部ＲＯＭ、３はアドレス修飾指定
の判定を行ない、４および４′を選択する信号を作成す
るデコーダ部ＭＤＥＣ，４および４′はアドレス修飾デ
ータの選択を行なう修飾セレクタ部Ｍ８ＥＬ、５はＲＯ
Ｍ ２より送出されたマイクロ命令を保持するマスター
・スレーブの命令レジスタ部ＭＩＲ，６はＭＩＲ５より
送出されたマイクロ命令をデコードして各部回路に必要
な信号作成を行なう命令デコーダ部ＭＩＲＤＥＣ１７お
よび８は修飾に必要な情報の蓄積をする修飾レジスタ部
ＭＯＤ Ｘ、ＭＯＤ Ｙ、７′および８′は′割仄みが
発生した場合に修飾レジスタ７．８の内容を退避するた
めのセーブレジスタ部、９は共通メモリ部ＭＥＭ、１０
および１１は情報の転送を行なうバス部である。
示す。１はマイクロプログラムのアドレス選択を行なう
セレクタ部ＳＥＬ、２はマイクロプログラムを格納する
リードオンリーメモリ部ＲＯＭ、３はアドレス修飾指定
の判定を行ない、４および４′を選択する信号を作成す
るデコーダ部ＭＤＥＣ，４および４′はアドレス修飾デ
ータの選択を行なう修飾セレクタ部Ｍ８ＥＬ、５はＲＯ
Ｍ ２より送出されたマイクロ命令を保持するマスター
・スレーブの命令レジスタ部ＭＩＲ，６はＭＩＲ５より
送出されたマイクロ命令をデコードして各部回路に必要
な信号作成を行なう命令デコーダ部ＭＩＲＤＥＣ１７お
よび８は修飾に必要な情報の蓄積をする修飾レジスタ部
ＭＯＤ Ｘ、ＭＯＤ Ｙ、７′および８′は′割仄みが
発生した場合に修飾レジスタ７．８の内容を退避するた
めのセーブレジスタ部、９は共通メモリ部ＭＥＭ、１０
および１１は情報の転送を行なうバス部である。
第３図は１命令実行に必要なりロック例を示す。
３１（ψ１）、３２（ψ２）はリードするレジスタおよ
びメモリのアドレス用、３３（ψ３）はライトするレジ
スタおよびメモリの、アドレス用である。
びメモリのアドレス用、３３（ψ３）はライトするレジ
スタおよびメモリの、アドレス用である。
■命令実行は、命令のフェッチサイクル３３と命令の実
行サイクル３４からなる。第３図は１命令のためのサイ
クルを示しているが、前の命令の実行が行なわれている
間に次の命令のフェッチが行なわれ、従って図示してい
ないが、前の命令の実行サイクルと次の命令のフェッチ
サイクルは重複している。
行サイクル３４からなる。第３図は１命令のためのサイ
クルを示しているが、前の命令の実行が行なわれている
間に次の命令のフェッチが行なわれ、従って図示してい
ないが、前の命令の実行サイクルと次の命令のフェッチ
サイクルは重複している。
第２図、第３図を参゛照して従来装置の動作を説明する
。はじめにアドレス修ｉ機能を説明すると、命令のフェ
ッチサイクル３３中においてＲＯＭ２よ−り命令を読出
すと、ＭＤＥＣ３では命令パート（ＯＰ）の判定とさら
にＡおよびＢパートの判定を行なう。このアドレス修飾
指定であることを知らすべき論理アドレス（例えば５１
１番地）を割付けることにより、ＭＤＥＣ３はＡまたは
Ｂパートで５１１番地を検出するとアドレス修飾と判定
してＭＳＥＬ４″！、たはＭ Ｓ Ｅ Ｌ ４’の一方
を選択し、ＭＳＥ Ｌ ４’にはＭＯＤＸ７の内容が、
またＭ８ＥＬ４にはＭＯＤＹ８の内容が選択された側の
Ｍ’８ ’Ｆ、 Ｌ。
。はじめにアドレス修ｉ機能を説明すると、命令のフェ
ッチサイクル３３中においてＲＯＭ２よ−り命令を読出
すと、ＭＤＥＣ３では命令パート（ＯＰ）の判定とさら
にＡおよびＢパートの判定を行なう。このアドレス修飾
指定であることを知らすべき論理アドレス（例えば５１
１番地）を割付けることにより、ＭＤＥＣ３はＡまたは
Ｂパートで５１１番地を検出するとアドレス修飾と判定
してＭＳＥＬ４″！、たはＭ Ｓ Ｅ Ｌ ４’の一方
を選択し、ＭＳＥ Ｌ ４’にはＭＯＤＸ７の内容が、
またＭ８ＥＬ４にはＭＯＤＹ８の内容が選択された側の
Ｍ’８ ’Ｆ、 Ｌ。
に取り込まれ、ＭＩＦＬ５のマスター側に設定される。
そして実行サイクルに移る。
次に修飾ジャンプ機能を説明すると、命令の実行サイク
ル３４中において、ＭＩＲ５のスレーブ（ｉｌ＋１から
読み出された命令はＭＩＲＤ−ＥＣ６に取り込まれ、命
令パー１０Ｐ）とジャンプ種別のデコードが行なわれた
結果、・ジャンプ命令でかつ修飾ジャンプの修飾レジス
タＭＯＤＸ？またはＭＯＤＹ８が検出される坪、５ＥＬ
１ではＡＤＤＲの内容と修飾レジスタＭＯＤＸ７または
ＭＯＤＹ８の内容との加算を行ない、マイクロプログラ
ムのジャンプ先アドレスを決定、する。
ル３４中において、ＭＩＲ５のスレーブ（ｉｌ＋１から
読み出された命令はＭＩＲＤ−ＥＣ６に取り込まれ、命
令パー１０Ｐ）とジャンプ種別のデコードが行なわれた
結果、・ジャンプ命令でかつ修飾ジャンプの修飾レジス
タＭＯＤＸ？またはＭＯＤＹ８が検出される坪、５ＥＬ
１ではＡＤＤＲの内容と修飾レジスタＭＯＤＸ７または
ＭＯＤＹ８の内容との加算を行ない、マイクロプログラ
ムのジャンプ先アドレスを決定、する。
このように、従来のマイクロプログラム処理装置では修
飾専用のレジスタが必要であり、ブ・ログラムが増大す
る場合に修飾専用のレジスタを処理レベル単位に設置す
る・構成をとるとハード量が増大する欠点がある。−ｉ
：た修飾レジスタの内容はＡおよびＢパートのいずれか
一方しか設定できな！−Ｉ。
飾専用のレジスタが必要であり、ブ・ログラムが増大す
る場合に修飾専用のレジスタを処理レベル単位に設置す
る・構成をとるとハード量が増大する欠点がある。−ｉ
：た修飾レジスタの内容はＡおよびＢパートのいずれか
一方しか設定できな！−Ｉ。
本発明の目的は上記従来のに点を除去し、処理能力を低
下させ−ることなく・・−ド量の削減を行なうことにあ
る。
下させ−ることなく・・−ド量の削減を行なうことにあ
る。
本発明は修飾専用レジスタを排し、演算データを蓄積す
るメモリにアドレス修飾データをも蓄積し、マイクロプ
ログラム命令からアドレス修飾指定を検出すると、メモ
リのアドレスを発生してメモリからアドレス修飾データ
を読出してアドレス修飾を行なうことを特徴としている
。
るメモリにアドレス修飾データをも蓄積し、マイクロプ
ログラム命令からアドレス修飾指定を検出すると、メモ
リのアドレスを発生してメモリからアドレス修飾データ
を読出してアドレス修飾を行なうことを特徴としている
。
以下本発明を図面を参照して詳細に説明する。
第４図は本発明の一実施例を示す。第４図において、１
，２，４．４’、５，９，１０．１１については第２図
と同様である。１２は共通メモリ９のアドレス選択を行
なうセレクタ部ＡＳＥＬ、、１．３はアドレス修飾の判
定と、共通メモリ９内の修飾レジスタのアドレス９−１
〜９−４の作成、５ＥＬＩの修飾ジャンプ時の選択信号
およびラッチ１４のアドレス修飾時と通常命令時の切替
クロックの作成を行なう修飾デコーダＭＤＥＣ１１４，
１４’はデータの算術演算の同期を取るためのラッチ部
Ｌ Ｔ １１゜１５は演算器、１６は第２図に示した命
令デコーダ６に加えて修飾ジャンプ命令実行のため修飾
レジスタ９−１〜９−４の指定を行なうための検出機能
も持つ命令デコーダ部ＭＩＲＤＥＣである。
，２，４．４’、５，９，１０．１１については第２図
と同様である。１２は共通メモリ９のアドレス選択を行
なうセレクタ部ＡＳＥＬ、、１．３はアドレス修飾の判
定と、共通メモリ９内の修飾レジスタのアドレス９−１
〜９−４の作成、５ＥＬＩの修飾ジャンプ時の選択信号
およびラッチ１４のアドレス修飾時と通常命令時の切替
クロックの作成を行なう修飾デコーダＭＤＥＣ１１４，
１４’はデータの算術演算の同期を取るためのラッチ部
Ｌ Ｔ １１゜１５は演算器、１６は第２図に示した命
令デコーダ６に加えて修飾ジャンプ命令実行のため修飾
レジスタ９−１〜９−４の指定を行なうための検出機能
も持つ命令デコーダ部ＭＩＲＤＥＣである。
第５図は本発明において、共通メモリ９を用いてマイク
ロプログラム処理装置を動作させるためのクロックであ
る。第５図においてはψ４が追加され、フェッチサイク
ル４５のψ４でアドレス修飾命令のアドレス修飾が行な
われる。
ロプログラム処理装置を動作させるためのクロックであ
る。第５図においてはψ４が追加され、フェッチサイク
ル４５のψ４でアドレス修飾命令のアドレス修飾が行な
われる。
第６図にメモリを共用化した場合のメモリアドレス割付
は例を示す。アドレス修飾指定を知らすべき論理アドレ
スを、ベースレベル実行中は５０８番地をＭＯＤＸベー
ス、５０９０９番地ＯＤＹベースとして割り付け、割込
みレベル実行中は５１０番地をＭＯＤＸ割込み、５１１
１１番地ＯＤＹ割込みとして割り付け、これより共通メ
モリの物理アドレスの８番地をＭＯＤＸペース、９番地
をＭＯＤＹベース、１０番地をＭＯＤＸ割込み、１１番
地をＭＯＪ）Ｙ割込みの修飾レジスタとして処理レベル
単位に設定する。論理アドレスより物理アドレスへの唆
換は下位２ビツトをデコードして行なう。
は例を示す。アドレス修飾指定を知らすべき論理アドレ
スを、ベースレベル実行中は５０８番地をＭＯＤＸベー
ス、５０９０９番地ＯＤＹベースとして割り付け、割込
みレベル実行中は５１０番地をＭＯＤＸ割込み、５１１
１１番地ＯＤＹ割込みとして割り付け、これより共通メ
モリの物理アドレスの８番地をＭＯＤＸペース、９番地
をＭＯＤＹベース、１０番地をＭＯＤＸ割込み、１１番
地をＭＯＪ）Ｙ割込みの修飾レジスタとして処理レベル
単位に設定する。論理アドレスより物理アドレスへの唆
換は下位２ビツトをデコードして行なう。
次に第４〜６図を参照して動作の説明を行なう。
はじめアドレス修飾機能を説明すると、命令のフェッチ
サイクル４５中において、ＲＯＭ２より読出された命令
はＭＤＥＣ１３にてアドレス修飾指定を検出する。アド
レス修飾指定の論理アドレスが５０８０８番地ば、ベー
スレベル処理中に修飾レジスタＭＯＤＸベースを指定し
たデコード結果より８番地を作成し、ＡＳＥＬ１２ヘア
ドレス情報を送る。
サイクル４５中において、ＲＯＭ２より読出された命令
はＭＤＥＣ１３にてアドレス修飾指定を検出する。アド
レス修飾指定の論理アドレスが５０８０８番地ば、ベー
スレベル処理中に修飾レジスタＭＯＤＸベースを指定し
たデコード結果より８番地を作成し、ＡＳＥＬ１２ヘア
ドレス情報を送る。
そこで、現在実行サイクル４６中の命令が共通メモリＭ
Ｅ Ｍ ９のアクセスを終了すると、クロック４４（
ψ４）によりＡ Ｓ Ｅ Ｌ １２のセレクト信号とじ
てＭＥＭ９の８番地９−１のアクセスを開始する゛。
Ｅ Ｍ ９のアクセスを終了すると、クロック４４（
ψ４）によりＡ Ｓ Ｅ Ｌ １２のセレクト信号とじ
てＭＥＭ９の８番地９−１のアクセスを開始する゛。
この内容はバス１０を経てラッチ１４へ送出され、ラッ
チ１４ではクロック４４によりこれをラッチする。
チ１４ではクロック４４によりこれをラッチする。
この指定時にはＭＳ ＥＬ ４′が選択されていてラッ
チ１４の内容を取込む。すなわち、ＭｔＲ５のマスク側
には、命令パート（ＯＰ）、Ｂバートの内容はＲＯＭ２
の用力がそのま＼設定され、Ｎパートには修飾レジスタ
ＭＯＤＸペースが設定され、次の実行サイクル４６で実
行される。
チ１４の内容を取込む。すなわち、ＭｔＲ５のマスク側
には、命令パート（ＯＰ）、Ｂバートの内容はＲＯＭ２
の用力がそのま＼設定され、Ｎパートには修飾レジスタ
ＭＯＤＸペースが設定され、次の実行サイクル４６で実
行される。
次に修飾ジャンプ機能を説明すると、命令の実行サイク
ル４６中において、ＭＩ Ｒ５のスレーブ側より送出さ
れた命令はＭＩＩＩ、’ＤＢＣ１６にてデコードされる
。まず命令パートを判定し、次にジャンプ種別が修飾ジ
ャンプの例えばＭＯＤＹベースで萬゛ると判定を行なう
と、Ｍ Ｄ Ｅ Ｃ１３へその情報を送出する。Ｍ Ｄ
ＥＣ１３ではこの情報をもとにＡｓＥＬ １２へアド
レス情報を送出する。Ａ Ｓ Ｅ Ｌ １２ではクロッ
ク４１によりＭＥＭ９の９番地９−２のアクセスを開始
する、。このアドレスの内容はバス１０を経てラッチ１
４にクロック４２でラッチされる。う、ソチ１４の内容
は修飾ジャンプ時は５ＥＬ１へ送られ、ＭＴＦＬｓより
送出されてきたＡＤＤＲの内容と加算され、ＲＯＭ２の
ジャンプ先アドレスが求められる。
ル４６中において、ＭＩ Ｒ５のスレーブ側より送出さ
れた命令はＭＩＩＩ、’ＤＢＣ１６にてデコードされる
。まず命令パートを判定し、次にジャンプ種別が修飾ジ
ャンプの例えばＭＯＤＹベースで萬゛ると判定を行なう
と、Ｍ Ｄ Ｅ Ｃ１３へその情報を送出する。Ｍ Ｄ
ＥＣ１３ではこの情報をもとにＡｓＥＬ １２へアド
レス情報を送出する。Ａ Ｓ Ｅ Ｌ １２ではクロッ
ク４１によりＭＥＭ９の９番地９−２のアクセスを開始
する、。このアドレスの内容はバス１０を経てラッチ１
４にクロック４２でラッチされる。う、ソチ１４の内容
は修飾ジャンプ時は５ＥＬ１へ送られ、ＭＴＦＬｓより
送出されてきたＡＤＤＲの内容と加算され、ＲＯＭ２の
ジャンプ先アドレスが求められる。
以上述べた如く本発明によれば、演算データを蓄積する
メモリを修飾用レジスタにも共用化することによ゛す、
簡単な回路の付加で１命令サイクルでアドレス修飾と修
飾ジャンプ機能が実現できる。
メモリを修飾用レジスタにも共用化することによ゛す、
簡単な回路の付加で１命令サイクルでアドレス修飾と修
飾ジャンプ機能が実現できる。
その上アドレス修飾機能については、ＡおよびＢハート
いＶれの修飾したいパートにも修飾レジスタの内容を設
定できる。また修飾用の専用レジスタの削減の効果はＬ
Ｓ Ｉ等、回路搭載規模の制限が厳しい場合に特に有
効となる。
いＶれの修飾したいパートにも修飾レジスタの内容を設
定できる。また修飾用の専用レジスタの削減の効果はＬ
Ｓ Ｉ等、回路搭載規模の制限が厳しい場合に特に有
効となる。
第１図はアドレス修飾および修飾ジャンプの命令体系の
アドレス修飾を説明する図、第２図は従来例を示すブロ
ック図、第３図は第２図を説明する動作クロックを示す
図、第４図は本発明の一実施例を示すブロック図、第５
図は第４図を説明する動作クロックを示す図、第６図は
メモリアドレス割付けを説明する図中ある。 １・・・アドレスセレクタ、 ２・・・リードオンリ
ーメモリ、 ４．４′・・修飾セレクタ、 ５・・・命
令レジスタ、 ９・・・メモリ、１２・・・アドレス
セレクタ、 １３・・・修飾デコーダ、 １６・・・命
令デコーダ。 □ −一、
アドレス修飾を説明する図、第２図は従来例を示すブロ
ック図、第３図は第２図を説明する動作クロックを示す
図、第４図は本発明の一実施例を示すブロック図、第５
図は第４図を説明する動作クロックを示す図、第６図は
メモリアドレス割付けを説明する図中ある。 １・・・アドレスセレクタ、 ２・・・リードオンリ
ーメモリ、 ４．４′・・修飾セレクタ、 ５・・・命
令レジスタ、 ９・・・メモリ、１２・・・アドレス
セレクタ、 １３・・・修飾デコーダ、 １６・・・命
令デコーダ。 □ −一、
Claims (1)
- １、 マイクロプログラムで制御される処理装置におい
て、演算データを蓄積するメモリにアドレス修飾データ
をも蓄積し、マイクロプログラム命令からアドレス修飾
指定を検出すると、上記メモリの該当アドレスを発生し
て゛上記メモリからアドレス修飾データを読出してアド
レス修飾を行なうことを特徴とするマイクロプログラム
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14290381A JPS5844538A (ja) | 1981-09-10 | 1981-09-10 | マイクロプログラム処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14290381A JPS5844538A (ja) | 1981-09-10 | 1981-09-10 | マイクロプログラム処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5844538A true JPS5844538A (ja) | 1983-03-15 |
Family
ID=15326281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14290381A Pending JPS5844538A (ja) | 1981-09-10 | 1981-09-10 | マイクロプログラム処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0717549A (ja) * | 1993-06-30 | 1995-01-20 | Asai Glass Kk | 蓋体の嵌装係止部形成ガラス瓶体の構造 |
-
1981
- 1981-09-10 JP JP14290381A patent/JPS5844538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0717549A (ja) * | 1993-06-30 | 1995-01-20 | Asai Glass Kk | 蓋体の嵌装係止部形成ガラス瓶体の構造 |
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