JPS584502B2 - ビテルビ復号器 - Google Patents

Description

【発明の詳細な説明】 本発明は復号器、特にたたみ込み符号化されたデータを
復号するためのビテルビアルゴリズムの近似を実現する
ビデルビ復号器に関する。

たたみ込み符号化−ビデルビ復号化はたとえば電力が制
限されているような宇宙通信の応用では特に注目されて
いる。

あまり複雑な復号器を考えなくても４〜５ｄＢの無線周
波数の電力が容易に節約される。

復号を行なうには受信信号を適切にサンプリングして、
３ビットの精度で量子化し、デイジタル回路によって経
路メトリックの計算を行なう。

現在のところ、ＴＴＬ（トランジスタトランジスタ論理
）を用いたこのようなデイジタル復号は約１０メガビッ
ト／秒までのデータ速度に限定されている。

これはＥＣＬ（エミッタ結合論理）ではおそらく３０メ
ガビット／秒までゆくと思われる。

４／６あるいは１２／１４ＧＨＺ の帯域で動作する衛
星システムの帯域幅に入る高速データ周波数を取扱うに
は多数の低速データ波からの符号化されたチャンネルの
シンボルを多重化する方法をとらなければならない。

この多重化は時分割的に行なってもよくこのときには受
信側では多重分離装置とその後につづく多数の並列の復
号器が必要になる。

多重化は周波数分割的に行なってもよく、このときには
衛星の帯域をいくつかの狭帯域チオネルに分割して、各
々にトランスポンダと復号器を設ける必要がある。

たたみ込み符号を復号する手法はＡ ，ＴビデルビのＩ
ＥＥＥ トランサクション・オン・インフォーメーショ
ン・セオリー第ＩＴ−１３巻、第２号、第２６０〜２６
９頁の「たたみ込み符号の誤り限界と近似最適復号アル
ゴリズム」と題する論文（ １ ９ ６ ７年４月）に
示されている。

これはたたみ込み符号の復号に際しての有限数のサーバ
イバ系列（残留系列）を選択するアルゴリズムを示して
いる。

ＡＪビデルビのＩＥＥＥトランザクシヨンオンコミュニ
ケーション・テクノロジー第ＣＯＭ−１９番、第５号、
第７５１〜７７２頁の「たたみ込み符号と通信システム
におけるその性能」と題する論文（１９７１年１０月）
とＪ ．Ａ−の「衛星と宇宙通信のためのビテルビ復号
化」と題するＩＥＥＥトランザクション・オン・コミュ
ニケーション・テクノロジー第ＣＯＭ−１９巻、第５号
、第８３５〜８４８頁の論文（１９７１年１０月）とに
はビテルビ復号アルゴリズムと復号器の一般的応用が示
されている。

復号器の代表的な従来技術は１９７４年１月２９日のＧ
．Ｃ．クラーク他の米国特許第３，７８９，３６０号に
示されており、これはたたみ込み符号化されたデータを
訂正・復号する復号器に関するものである。

復号器は新らしく受信されたデータの枝と状態間の枝の
遷移を示すすべての可能な増分経路との相関をとる論理
回路から成る相関器を含んでいる。

累算器によって直前のサーバイバ経路とすべての可能な
新らしい枝遷移との移動相関を求める。

次にその状態に入るすべての経路の相関状態を比較して
、最も相関が高い経路をサーバイバ経路として選択する
。

さらに他の相関器によってサーバイバ・シーケンスの移
動相関を比較して最高の相関を持つたサーバイバ系列を
識別する。

次に追跡装置はサーバイバ系列を再生して前の枝の間隔
でシーケンスによって占有されていた状態を識別し、各
々のメッセージビットを元のメッセージに復号する。

上述の文献で示されているようにビテルビのアルゴリズ
ムではデータは受信後ただちに復号されるわけではない
。

その代りに、復号されるべきデイジットに続く所定の復
号深度を持つデータの系列がまず集められる。

次に経路メトリックと呼ばれるものを計算し、各々が現
在復号されるべさデイジットよりもはるかに先の復号深
度を通して延びていて、このようなサーバイバ系列のひ
とつがデータ状態の各々で終っているような有限数の可
能なメッセージが選択される。

各々のサーバイバ系列と実際に受信されたデータの相関
を問題となつている全復号深度について計算する。

次に相関が最も高いサーバイバ系列を唯一のサーバイバ
系列として選択する。

次に、この唯一のサーバイバ系列が正しい系列であると
一時的に仮定し復号深度内の最も早く受信したデイジッ
トが永久的に復号される。

本発明によれば、所定数の複数個の可能な状態および所
定の符号速度を持つデータ流であって雑音によって誤り
を受ける可能性のあるたたみ込み符号化されたデータ流
を復号するための復号器が提供され、この復号器は、復
号されたデータ流の連続したサンプルを生ずるためのア
ナログ記憶手段と、たたみ込み符号の前記可能な状態の
各々に従って連続的サンプルに対して選択的に作用し、
復号さた出力を生ずるためのアナログ処理手段とを含ん
でいる。

本発明を実行するに際してこのアナログ処理手段は前記
符号の可能な状態の各々に対応する尤度関数を計算する
。

これはさらに前記符号の各可能な状態に対応する尤度関
数を記憶するアナログ記憶手段を含んでもよい。

一構成例においてはアナログ処理手段は、符号化された
データ流の連続サンプルと前記符号の可能な状態の尤度
関数に対して選択的に動作して該符号の各状態に対する
すべての可能な遷移に対する次の尤度関数を生ずる。

この場合アナログ処理手段はさらに該符号の状態の各々
に対応する次の尤度関数を比較し比較手段の出力に従っ
てその状態に対応する尤度関数を修正するためのアナロ
グ比較手段を含む。

該符号の状態の各々に対応するデータ系列を蓄積して復
号された出力を生ずるための出力蓄積手段を設けること
が便利である。

この出力蓄積手段は所定の配列として構成された複数個
のデイジタル蓄積素子を含む。

各蓄積素子は前記符号の状態の各々と前記符号化された
データ流の連続したサンプルのひとつの両方に関連して
いる。

デイジタル蓄積素子は該符号の状態の各々への可能な遷
移に対応するように相互接続されている。

アナログ比較手段からの出力に応動して該状態の各々に
対応してデイジタル蓄積素子の第１のものにデイジタル
信号が入って対応する状態に対する最尤遷移を示すよう
に構成されている。

前記状態の各々に対応するデイジタル蓄積素子の最後の
ものの出力は前記復号器の出力に接続されていて、復号
された出力を生ずるようになっていてもよいし、あるい
は前記状態の各々に対応するデイジタル蓄積素子の最後
のものに多数決ゲート手段を接続しておいて、多数決ゲ
ート手段の出力が該復号器の出力端子に接続され、復号
出力を生ずるようになっていてもよい。

前記符号の状態の各々に関連した組合せ手段を含み、前
記状態の各々に対して前記符号化されたデータの連続し
たサンプルとその状態に対応した尤度関数を選択的に組
合せてその状態に対するすべての可能な遷移に対応する
次の尤度関数を生ずるようにアナログ処理手段を構成し
てもよい。

この場合には組合せ手段は単極性入力（例えば非反転あ
るいは反転入力）を持つ加算器手段の形式をとってもよ
く、アナログ蓄積手段は前記符号化されたデータの連続
したサンプルの各々に対応する非反転あるいは反転信号
を生ずるようにしておけばよい。

あるいはこの組合せ手段は両極性入力（例えば非反転入
力と反転入力）を持つ演算増幅器の形態をとってもよく
、このときはアナログ蓄積手段は前記符号化されたデー
タの前記連続したサンプルの各々に対応する単極性の信
号を生ずるようにしておけばよい。

本発明による有利な一実施例では、アナログ蓄積手段は
前記符号化されたデータ流の連続したサンプルを生ずる
信号遅延手段を含んでもよい。

このアナログ信号遅延手段は一構成法によれば、前記符
号化された信号の所定の符号周波数に対応する時間遅れ
を与える遅延素子と、前記符号化されたデータの連続し
たサンプルを非反転および反転形式で与える前記遅延素
子に関連して設けたインバータ手段と、前記符号化され
たデータの連続したサンプルを蓄積するためのサンプル
・ホールド手段とを含む形式をとる。

有利な実施例による他の構成では、第１および第２の遅
延素子が設けられ、第１の遅延素子には該符号化された
データが与えられてその連続したサンプルを生じ、第２
の遅延素子には符号化されたデータがインバータ手段を
通して与えられて、これによって連続したサンプルに対
応する反転した信号が与えられるようになっている。

有利な実施例によるさらに他の構成法ではアナログ信号
遅延手段は遅延線路を含み、この遅延線路は前記符号化
されたデータの符号周波数に対応する時間間隔で出力を
生ずるタップ付き遅延線路の形式をとり、前記符号化さ
れたデータの連続的サンプルに対応する反転した信号を
生ずるようにインバータ手段が設けられている。

第１のタップ付き遅延線路と第２のタップ付き遅延線路
とを用いることも有利である。

第１のタップ付き遅延線路には符号化されたデータが与
えられてその連続したサンプルを生じ、第２のタップ付
き遅延線路には前記符号化されたデータがインバータ手
段を通して与えられて、これによって連続したサンプル
に対応する反転された信号が与えられる。

有利な一実施例では、複数個のタップを持つタップ付き
遅延線路を使用してもよい。

このタップ付き遅延線路手段の入力部は前記復号器のア
ナログ蓄積手段を形成し、前記タップ付き遅延線路の出
力部は少くとも部分的には前記復号器の次のアナログ蓄
積手段を形成し、この場合には複数個のアナログスイッ
チ素子が所定の配列で配置され、前記スイッチ素子の各
々は前記符号の状態の夫々と前記リップ付き遅延手段の
出力部に生ずる出力のそれぞれひとつに対応する。

前記符号の状態の各々に対応して、その状態に関連した
アナログスイッチ素子の制御下に、前記尤度関数を生ず
る該タップ付き遅延線路の該出力部によって生ずる出力
を選択的に組合せる手段を設けてもよい。

複数個のディジタル蓄積素子は配列として設けられてお
り、比較手段の出力に関連して動作して前記符号の状態
の各々に対応するデイジタル情報を蓄積するようになっ
ており、デイジタル蓄積素子はアナログスイッチ素子の
内の関連するものを選択的に動作するようになっている
。

本発明による他の構成では、追加のアナログ蓄積手段は
前記符号の状態の各々に対応するサンプルーホールド手
段を含み、これが比較手段の制御下に追加の尤度関数か
ら誘導されたそれに対応する尤度関数を蓄積するように
動作してもよい。

追加の尤度関数は夫々の追加のサンプルーホールド回路
から誘導し、その出力は追加のアナログ蓄積手段のサン
プルーホールド手段と比較手段に選択的に与えるか、あ
るいはその代りに追加の尤度関数を直接誘導し、前記符
号の状態の各々に対応する追加の尤度関数を遅延手段を
通して追加のアナログ手段のそれぞれのサンプルーホー
ルド手段に与えるようにしてもよい。

前記符号の状態のひとつに対応するサンプルーホールド
手段のひとつの出力を前記状態の内の残りのものに対応
するサンプルーホールド手段の出力から実効的に減算す
るように構成してもよい。

本発明による特に有利な実施例では、たたみ込み符号が
状態００，０１，１０，１１に対応する４個の所定の状
態を持ち符号伝送速度がＲ／２ であるたたみ込み符号
化されたデータ流を復号するための復号器が提供される
。

本発明の実施例を以下添付図面について説明するが、そ
の巾で同じ構成要素を表わすには同じ符号を使用してい
る。

以下の説明では自然なアナログの方法でビテルビアルゴ
リズムを実現するための三つの構成を説明する。

経路メトリックの計算は広帯域のアナログ回路によって
行なわれるから可能なデータ周波数を大幅に増大する可
能性がある。

高速のアナログ−デイジタル変換器の必要はなく、量子
化誤差に起因する劣化もなくなる。

符号化によって生ずる冗長性を収容するのに充分な帯域
を持つチャネルではこの劣化は一般に小さいが、実際の
帯域制限されたチャネルではこの劣化はもつと明白にな
る。

以下に述べるアナログ復号器を容易に改造して（１）シ
ンボル間干渉の存在する場合のたたみ込み符号化された
データの最尤系列推定（２）多レベルあるいは多相符号
の復号を行なうことは当業者には容易である。

改良されたアナログ構成によれば符号の存在しないとき
に最尤系列の推定を行なってきびしく帯域制限されたデ
ータの等化を行なうようにすることもできる。

以下に述べるアナログ処理技術を使ったビテルビ復号器
の記述は、メモリレスチャネル上の制限長（拘束長）Ｋ
＝３ ，Ｒ＝１／２の２進たたみ込み符号を復号するも
のであるが、この説明は単なる例であって、それ自体で
本発明の範囲を限定するものではない。

本発明の概念は同様に異る制限長、Ｒを持つたたみ込み
符号、非２進符号あるいは多レベル位置を行なう場合に
適用できるものである。

このときには制限長と伝送速度が与えられれば当業者に
は容易に判定できるように復号器に適切な改造を行なう
必要がある。

本発明に従う復号器の詳しい説明を行なう前に背景とな
る情報を示しておくのがよい。

第１図は符号１１、チャネル１２、受信器１３を含むＫ
＝３ ，Ｒ＝１／２の２進たたみ込み符号を用いた通信
システムである。

ここでは信号源１４からの２進データはＴ秒ごとに１個
の割合で３ビットのシフトレジスタ１５の中にシフトさ
れる。

第１のモジュロス加算器１６はレジスタ１５中のすべて
の３ビットに記憶された情報に作用して伝送線１７上に
第１の２進ビットを生じ、同時に第２のモジュロ２加算
器１８がレジスタ１５中の第１および第３のビットに作
用して伝送線１９上の第２の２進ビットを生ずる。

Ｔ秒ごとに切替器２０はまず第１の伝送線１７上の信号
を選択し、次に第２の伝送線１９上の信号を選択しこれ
によって各データビットがレジスタ１５にシフトされる
たびにチャネル１２に２個の２進数が送出される。

たたみ込み符号化されたデータを伝送しているときに、
白色ガウス雑音あるいは他の干渉信号が通常チャネル１
２を伝播している２進信号中に与えられて受信された２
進データ信号はある程度劣化する。

受信器１３において、雑音および帯域制限用のフィルタ
２１がチャネル１２からの所望の信号を受信してこの帯
域の外からの干渉を除去する。

炉波された信号は復号器２２の入力として使用される。

復号器２２はその出力に元の信号源データ信号の最尤推
定値である２進信号を生ずる。

詳しく言えば、復号を行なうには以後経路メトリック △（ａ）＝Σｒκｙκ（ａ） （１）と呼ば
れるログ尤度関数を形成することによって実現される。

ここでｒκは受信器の整合フィルタの後の受信プロセス
の第κサンプルである。

ａは仮定した情報系列、ｙ４ａ）はその系列のκ番目の
チャネルシンボルである。

Ｔ秒ごとに二つのサンプルがとられる。

経路メトリックは可能性のある信号源系列ａの各々につ
いてとられ、メトリックが最大であるような系列が真の
送信系列の最良の推定値として選択される。

前述した従来技術の文献に示されているようにメトリッ
クの計算はダイナミックプログラミングの手法を応用す
ることによって行なわれ、最尤復号は各系列の経路メト
リックを実際に見付けることなく実行される。

この手順は周知の第２図に示す状態図によって示される
。

状態はシフトレジスタのはじめの２段の内容として定義
され、これはＴ秒ごとに変化する。

状態００を考えて見ると、これには状態００あるいは０
１のいずれかから来る可能性があり、いずれの変化もデ
ータピット「０」が符号器に入ることによって生ずる。

ｔｏ＋Ｔまでの二つの併合する経路の各々に対応する部
分メトリックが知られていれば、その二つの経路は併合
されたのであるから、ｔ ＞ ｔ ｏ＋Ｔで状態００を
離れる最尤経路は部分集合としてその点までの最大のメ
トリックを持つ経路を含んでいなければならない。

これは将来のサンプルｒ９が過去のメトリックに影響を
与えることができないからである。

第３図はたたみ込み符号を復号するための代表的な装置
を示している。

ｔ＝ｔｏにおいて４種の状態の各々にゆく経路とそれに
関連するメトリックが知られており、最尤性記憶手段２
４に記憶されている。

時間間隔〔ｔｏ，ｔｏ＋Ｔ〕の間に二つのチャネルサン
プルが受信されて、これらの二つのサンプルと仮定され
た以来のチャネルディジツトの式（１）に従う相関がと
られ、前からあるメトリツクに加算されて第２図の状態
図に対応して第３図の部分の各状態ごとに二つ、合計８
個のメトリツクを形成する。

各状態の二つのメトリックは比較器２６で比較されて、
各状態に対する二つのメトリックの内の大きい方が判定
されて大きい方に対応する経路とそのメトリックそのも
のが最尤性記憶手段２４に記憶されて次の計算に使用さ
れることになる。

高い確率で、残っている４個の経路のすべてが、４ある
いは５の制限長で共通の状態から生じそいることがある
。

このようにして共通の経路は最沈信号部分系列として復
号される。

本発明に従うビテルビのアルゴリズムを実現尤たアナロ
グ処理手法を使った第１の装置を第４，５Ａおよび５Ｂ
図に示す。

第４図では第１図の復号器２２に対するアナログ入力信
号は入力端手３０に受信される。

入力信号は符号器１１によって送信された符号化された
信号であり、チャネル１２あるいは受信器１３を通って
伝播して来る間に白色ガウス雑音あるいはその他の干渉
信号によってひずんでいる。

受信されたアナログ信号は同時に第１および第２のタッ
プ付き遅延線路ＴＤ’Ｌ３１および３２に同時に与えら
れる。

各々の遅延線路はチャネルのシンボル周波数の半分ごと
に、すなわち工秒ごとにタツプ３３を持っている。

各々の遅延線路３１および３２のメモリは符号器１１の
少くとも４〜５の制限長に等価であり、これは符号器の
制限長の少くとも８〜１０倍に等価である。

インバータ３４はＴＤＬ３１への入力信号を反転し、し
たがって遅延線路３１および３２の内容は相補的になっ
ている。

３Ｔ／２時間間隔あるいはそれ以上遅延された信号に関
連する遅延線路３１および３２の対応するタツプ３３ａ
〜３３ｎの各々は、リード３５を通して４個の単極双投
アナログ信号スイッチ手段３６に対してリード３５を通
して多重接続されている。

このスイッチはスイッチマトリックス３７の夫々の列を
形成する。

一列をなすアナログ信号スイッチ手段３６の各々は第２
図の４状態の個々のものに関連しており、例えばＦＥＴ
のような等価なスイツチ手段によって形成できる。

例えばＴＤＬ３１のタツプ３３ａ１とＴＤＬ３２のタツ
プ３３ａ２はＴＴ時間間隔だけ遅延された反転されない
入力アナログ信号と反転された入力アナログ信号のサン
プルを与えるものであるが、各々は４個のアナログ信号
スイッチ３６ａの対応する極に多重接続されている。

同様にＴＤＬ３１，ＴＤＬ３２のタツプ３３ｂ１，３３
ｂ２から３３ｎ１，３３ｎ２はそれぞれ関連する４相の
アナログスイッチ３６ｂ〜３６ｎの対応する極に多重接
続されている。

スイツチマトリクス３７の各行のアナログ信号スイッチ
３６ａ〜３６ｎは各々の対応するタップ位置における正
あるいは負の出力を選択するように設けられている。

特定の行のスイッチ３６の可動子は第２図のそれぞれの
状態に対応しており、それは関連する加算器３８の夫々
の入力に接続され、各加算器３８はスイッチの関連する
行のスイッチ３６ａ〜３６ｎからの入力信号の加算を行
なうようになっている。

たとえば、状態００に対応する行のスイッチ３６ａ〜３
６ｎの可動子は加算器３８ａのそれぞれの入力に接続さ
れている。

同様にスイッチ３６ａ〜３６ｎの状態０１，１０および
１１に対応する行は夫々加算器３８ｂ，３８ｃおよび３
８ｄの入力に接続されている。

ＴＤＬ３１ ，３２のタツプ３３ａ’，３３ａ“に
関連した入力信号サンプルを除いて、スイッチ３６によ
る選択は各状態ごとにひとつの４つの最尤残留路、の各
々のチャネルシンボルに一致する。

たとえば、ＴＤＬ３１および３２の長さを符号器の制限
長の１０倍に等しくして、各遅延線路が個個のタップを
持つとしよう。

もし状態００に到る最尤路の最近の１０個のチャネルシ
ンボルが系列００１１０１００１０であったとして一番
右側のデイジットが一番昔のビットでこれがタツプ３３
ｎに現われたとすると、このときには加算器３８ａへの
８個のスイッチは＋＋−＋−−＋−となる。

ここで＋は論理１に、一は論理Ｏに対応する。

したがって、残留経路メトリック情報はスイッチ３６ａ
〜３６ｎの設定に関連して遅延線３１および３２に含ま
れることになる。

スイッチ３６の各々のスイッチ制御は第５Ａ図に関連し
て後述するように４本のデイジタル遅延線路（シフトレ
ジスタ）の設定によって行なわれる。

加算器３８ａ〜３８ｄの各々の出力信号は加算器の夫々
の対３９ａおよび３９ｂに結合される。

各加算器３９は第２図に示すように旧状態を離れる二つ
の経路のひとつに対応する。

加算器３９ａおよび３９ｂの各々はまたリード４４を通
してタツプ３３ａ“および３３ａ’によって与えられ、
±１で適切に重み付けられた一番新らしい二つのシンボ
ルを受ける。

詳しく言えば、第２図のブロック図に従えば、「０」の
価を持つチャネルデイジットはその受信デイジツトの値
が元の経路メトリツク（図示した状態）から新らしい状
態に達するときに減算されるべきであることを示し、こ
れに対して「１」の値はその受信されたデイジットの値
を元の経路メトリツクに加算して新らしい状態に達する
ことを示している。

したがって状態ＯＯから新らしい状態００にゆくには元
の経路メトリツクからタツプ３３ａ′および３３ａ“の
反転信号を使用して最近の二つのチャネルシンボル０，
０が減算される。

同様に経路が元の状態００から新らしい状態１０にゆく
には、元の経路メトリックに対して新らしい二つのチャ
ネルシンボル１，１が、タツプ３３ａ′および３３ａ“
の非反転信号を使って加算される。

これに対応して第４図では加算器３８ａの出力に接続さ
れた加算器３９ａは第２図の元の状態００と新らしい状
態００の間の経路を表わし、また直前とその前のチャネ
ルシンボルの減算ができるようタツプ３３ａ“ と３３
ａ′に接続された二つの入力を持っている。

同様に他の加算器３９ａおよび３９ｂもＴＤＬ３１およ
び３２の反転および非反転の信号タツプ３３ａ′および
３３ａ“に接続されており、この接続は第２図の復号ダ
イヤグラムに従って行なわれる。

このようにして第２図の復号図にしたがって各状態の経
路メトリックは、元の経路メトリックに対して±１で適
切に重み付けした一番新らしい二つのシンボルを加算あ
るいは減算することによって更新される。

このようにして第２図に示した８個の経路を示すＭ１’
、 Ｍ１”乃至Ｍ４’ 、 Ｍ４″が得られる。

二つの加算器３９の出力は新らしい状態にゆく二つの経
路を示し、各々の新らしい状態ごとにひとつ設けられた
全部で４個の比較器４０のそれぞれの入力に与えられる
。

比較器４０は入力信号の各々の対の内の大きい方のもの
を選択する。

比較器４０はリード４２上の信号を用いてシステムクロ
ツク４１によってストローブされて適切なサンプリング
時点で比較を行なう。

各比較器４０からはその状態に到る最尤経路を表わす信
号が生ずる。

Ｔ時間間隔の各々の間の比較器４０の最尤状態の信号に
よって第５Ａ図および第５Ｂ図に示された事象の系列が
開始される。

第５Ａ図および第５Ｂ図には夫々第１および第２のシフ
トレジスタの集合が示されており、各集合は４行になっ
たレジスタを持っている。

各集合において、レジスタ５０あるいは５１の行は第２
図に示した復号図の各々の状態に割当てられており、第
４図の比較器４０からのその状態に関連したリード線は
その行のレジスタ５０および５１の各々に接続されてい
て各々の時間間隔Ｔの間に各レジスクにゲートされるべ
き二つの入力の内の一方を選択するようになっている。

第５Ｎ図に示した集合ん．１で、各行のレジスタ５０は
それに関連した状態に到る最尤経路に対応する２進ビッ
トの形式でチャネルシンボルを記憶しており、次に、こ
れらのレジスタの内容を利用して、第４図の関連するア
ナログスイッチ３６の位置が制御されるようになってい
る。

第５Ｂ図に示した集合Ｎｏ−２には、レジスタ５１は各
状態に到る最尤データ情報系列が入っている。

レジスタＮｏ．１およびＮｏ．２の両方共情報のシフト
は左から右へ、第２図の復号図の形式に従って行なわれ
る。

一例として、状態００に到る手順を説明する。

たとえば、第４図の状態００に関連する比較器４０が加
算器３８ａに接続された加算器３９ａの出力Ｍ１′の出
力Ｍ１′の値が、加算器３８ｂに接続された加算器３９
ａの出力Ｍ１′の値より大きいことを示したとしよう。

このときには線５２上の出力信号によって第５Ａ図の集
合ＡＩの一番上の行のレジスタ５０ａ〜５０ｄその他の
内容はすべてのデータを右に二つシフトしてレジスタ５
０ａ，５０ｂには０を入れることによって更新される。

これは第２図の旧状態００から新状態００への間の経路
チャネルシンボルに対応する。

データを右に２単位シフトするには、リード５２上の信
号を使って、集合Ａ１の一番上の行の各レジスタ５０の
左側の入力をそのレジスタに入れればよい。

もし状態００に関連した比較器４０がＭ１／／ ＞ Ｍ
１／であることを示したとすれば、そのときにはリード
５２上の信号によって、第５Ａ図の集合Ａ１の一番上の
行の各レジスタ５０の左側で、下の方の入力がレジスタ
にゲートされることになって、したがってレジスタ５０
ａおよび５０ｂには「１」がゲートされて状態０１に関
連したレジスタ５０ａおよび５０ｂの値が一番上の行の
レジスタ５０ｃおよび５０ｄにゲートされることになる
。

第５Ａ図および第５Ｂ図に示した集合Ａ１およびＡ２の
各々における情報の移動および各集合の中での状態の各
々は集合ＡＩにおける状態００の更新に関して前述した
のと同様である。

集合Ａ１および羨２における情報の更新は第２図の復号
図に図示したものと一致することがわかる。

最後にタップ付き遅延線３１および３２とシフトレジス
タ５０および５１の長さは少くとも制限長の４〜５倍の
長さに選択される。

これは高い確率ですべての残留経路が共通のプレフィッ
クスを持つことを意味する。

したがって集合應２からのレジスタ５１の任意の行の最
終段を復号された最尤情報デイジットとして選択して良
い。

この代りに集合Ｎｏ．２のレジスタ５１の各行の最終段
を周知の多数決論理ゲートのそれぞれの入力として使用
し、最終段の内の多数によって示される出力を選択し、
最終段の内「１」と「０」の数が等しいときには０ある
いは１を生ずるようにしてもよい。

この代りに最尤性を示す行の最終段を選択することにし
てもよい。

第４図、第５Ａ図および第５Ｂ図に関連して説明したア
ナログ復号器は数百メカビット／秒のデータ速度で動作
する可能性を持っている。

マイクロ波技術を使用すればこれより速い動作も可能と
なろう。

現在デイジタル手法を使って実現されているデータ速度
よりはるかに高速な動作ができるようになる主な理由は
経路メトリックをアナログ的に計算することである。

本発明によるアナログ処理手法を使用した復号器を実現
する第２の装置を第６図に示す。

ここでは残留経路のメトリツクはサンプルホールド回路
（Ｓ／Ｈ）６１に記憶されるので第４図に示した長いタ
ップ付き遅延線路の必要がなくなる。

その代りに第６図の構成ではチャネル波形を二つのチャ
ネルシンボルにわたる１クロツク周期Ｔの間にわたって
蓄積しなければならない。

第６図では波形が入力端子３０で受信されると、第４図
と同様に分割されてタップ付き遅延ＷＤＬ３１および３
２を伝播するが、ＴＤＬ３１に入る信号はインバータ３
４によってまず反転される。

タツプ３３ａ′および３３ａ″は最近受信された二つの
チャネルシンボルのアナログサンプルを生ずるが、これ
は各クロツク時間Ｔの間に符号器１１で発生された二つ
のチャネル波形が雑音で乱れたものである。

各クロックパルスの前に、各状態００，０，１，１０お
よび１１の元の経路メトリックはそれぞれサンプル・ホ
ールド回路６１ａ〜６１ｄにそれぞれコンデンサ６０上
の電荷として蓄積されている。

各々のＳ／Ｈ回路６ １ ａ〜６１ｄは、（ａ）８７／
Ｎ回路６１ａに示すように単位利得、高インピーダンス
のバツファ装置６２を含むが、これはコンデンサ６０に
蓄積された信号の漏洩を防止するためにコンデンサ６０
とＳ／Ｈ回路６１の出力との間に設けられたものでどの
ような種類のものでもよい。

（ｂ）これはまたたとえば１対のＦＥＴのような任意の
適切な素子からなるアナログ信号スイッチ素子６３を含
み、これはコンデンサ６０に状態の最尤経路メトリック
のアナログ信号を記憶するよう、関連する比較器４０に
よって発生されたリード６５上の信号によって各周期Ｔ
の間にスイッチ素子６３のひとつが選択的に閉成される
ように接続されている。

またさらに１対の単位利得、低インピーダンスのバツフ
ァ素子６４があり素子６５の各々は１対のスイッチ素子
６３のそれぞれの入力に接続されている。

Ｓ／Ｈ回路６１ａについて示した装置はＳ／Ｈ回路６ｌ
ｂ〜６１ｄの各々の装置に対応する。

このような構成は説明の目的だけで示してあり、本発明
の範囲を制限するものではないことを了解されたい。

最尤経路メトリックを表わすアナログ電圧信号を記憶す
ることができれば、Ｓ／Ｎ回路６１ａ〜６１ｄとしてど
のような回路を使用してもよい。

次に状態００の新らしいメトリックを誘導する手順につ
いて述べよう。

１クロツク周期で現われたチャネルデータに応動して、
Ｓ／Ｈ回路６１ａおよび６ｌｂのコンデンサに記憶され
た元の状態００および０１のメトリックがタツプ３３ａ
′および３３ａ″からのリード４４上の反転および非反
転チャネル波形を適切に加算することによって更新され
る。

第２図のグラフに従ってＳ／Ｈ回路６１ａおよび６１ｂ
に記憶されていたＭ１およびＭ２にはこれらの信号が加
算されて新らしい経路メトリックＭ１′およびＭ１′が
生ずるのである。

これらの新らしい経路メトリックの値の各々は個々のア
ナログ信号スイッチ手段６６によって伝送されて、単位
利得、高インピーダンスのバツファ素子６８をその出力
に含む別個のコンデンサ上の電荷として一時的に記憶さ
れる。

さらにＳ／Ｈ回路６１のバツファ６４のようなバツファ
素子（図示せず）がスイッチ６６の各々の入力に配置さ
れている。

各段の素子６６〜６８は別個のサンプルホールド回路を
形成し、これに関連する新らしい経路メトリック値Ｍ１
′およびＭ１′を一時的に記憶して、そのアナログ値を
所定の時刻で帰還路６９を通して関連するＳ／Ｈ回路６
１ａで利用できるようにする。

所定の時点で、関連した比較器４０はＭ１’ 、 Ｍ１
”の経路メトリックの内の大きい方を選択し、リード６
５を通してこのような選択を示す信号をＳ／Ｈ回路６１
ａに伝送して、アナログスイッチ手段６３が適切に動作
して、リード６９に到達した選択されたメトリックを表
わすアナログ信号値をコンデンサ６０に記憶するように
する。

同時に残りの状態０１，１０．１１に対する経路メトリ
ックを誘導する操作も行なわれる。

第４図のようなビテルビ復号器のタップ付き遅延線路に
よる実現と同様に、比較回路４０による判定を利用して
集合Ａ２の各状態に到る最尤データ系列に対応してシフ
トレジスタ５１（第５Ｂ図）の４つの行が更新される。

この場合もシフトレジスタ５１の各行の長さは少くとも
制限長の４〜５倍であり、高い確率で４つの行の任意の
ものからの出力を上述したように復号された出力データ
情報として選択してよい。

本発明によるアナログ処理手法を使った復号器を実現す
る第３の装置を第７図に示す。

ここでは第６図と同様に状態００，０１，１０および１
１の残留経路のメトリツクはそれぞれサンプルーホール
ド（Ｓ／Ｎ）回路６１ａ〜６１ｄに記憶されている。

これによって第４図のような長いタップ付き遅延線は除
去される。

その代りに、第７図の構成では二つのチャネルシンボル
にわたる１クロツク周期Ｔの間だけチャネル波形を記憶
しておく必要がある。

第７図では、入力端子３０で受信された波形は第４図お
よび第６図に示すように枝３１および３２に分岐され、
枝３１は工秒の遅延を含む。

枝３１および３２の各々に与えられた入力信号は、それ
ぞれサンプルホールド（Ｓ／ｎ）回路７０，７１に与え
られてこれは各クロツク周期Ｔごとに更新されて、一番
新らしく受信されたアナログチャネルシンボルが記憶さ
れる。

Ｓ／Ｈ回路７０，７１に記憶されアナログ信号サンプル
は、各クロツク周期の間に符号器１１で発生された二つ
のチャネル波形が雑音の影響を受けたものである。

枝３２は入カチャネル波形を遅延させることはないから
、Ｓ／Ｈ回路７１は一番新らしく受信された波形を蓄積
し、一方Ｓ／Ｈ回路７０は入力波形に百の遅れを与えて
、一番新らしく受信された波形の直前の波形を蓄積する
。

Ｓ／Ｈ回路７０および７１の各々からの出力は枝７２お
よび７３の別々のものに分離され、枝７２はインバータ
ー４を持っていて、リード４４を通して、最も新らしく
受信されたチャネル波形の反転したサンプルと反転しな
いサンプルをリード４４を通して与える。

リード４４上のこれらの反転および非反転サンプルは、
第４図および第６図で加算器３９ａおよび３９ｂについ
て示したように第２図の復号図に従って四つの状態の各
々について加算器３９ａおよび３９ｂの適切な入力とし
て与えられる。

第６図および第７図は本質的には同様であるが、次のよ
うなちがいがある。

第６図ではアナログスイッチ手段６６、コンデンサ６７
単位利得高インピーダンスバツファ素子６８が第６図の
加算器３９ａおよび３９ｂの各々の出力の枝にあってＳ
／Ｈ回路６１ａ〜６１ｄに戻されるべきメトリックのた
めの別個のサンプルーホールド回路を形成したが、これ
が第７図では帰還路６９に設けられた別個の遅延回路に
おきかえられている。

遅延回路７６は単に用心のために設けられたものであり
、Ｓ／Ｈ回路６１ａ〜６１ｄの捕捉時間の長さに等しい
遅延を与えることができればどのような形式のものでも
よく、Ｓ／Ｍ ６ １ ａ〜６１ｄが捕捉されたときに
スイッチ６３を通してループが閉成される短い時間の不
安定を除くものである。

状態００，０１，１０および１１の新らしい経路メトリ
ックの誘導の手順は第６図の装置について述べたのと同
様であるが、第７図の遅延回路７６が第６図のコンデン
サ６７の機能を実行する点だけは異っている。

第６図および第７図の装置を使えば、時間と共に無限に
経路メトリツクが増大してゆくようにしてゆく可能性が
ある。

メトリックの溢れを防止し、能動素子が飽和しないよう
にするためにはメトリックのひとつを勝手に０にしてよ
い。

第８図はひとつのメトリック例えば、状態００の元の経
路メトリックの初期値をまずすべてのメトリックの値か
ら減算して、経路メトリックの間の差の完全さを保つ構
成を示している。

第８図に示すように、このような減算を行なうにはＳ／
Ｈ回略６１ａからの出力をインバータ８０で反転して、
反転した信号を状態０１，１０，１１の出力の遷移に関
連した加算器３９ａおよび３９ｂの入力として与える。

第８図の装置によるメトリックの正規化においてはＳ／
Ｈ回路６１ａからＭ１′およびＭ３′を生ずる加算器３
９ａおよぴ３９ｂにはリードが示されていない。

これはこれらの加算器に対するＳ／Ｈ回路６１ａからの
反転および非反転入力の加算に．よってこれらの二つの
信号が実質的に相殺されるからである。

Ｓ／Ｈ回路６ｌｂ〜６１ｄの内の任意のものからの反転
出力をＳ／Ｈ回路６１ａからのものとして使用してメト
リックの正規化を行なうことができることに注意された
い。

反転および非反転の入力端子を有するバイポーラ演算増
幅器ｏ Ｐ ＡＭＰ Ｓあるいは反転、非反転入力端子
を有する他の適切な線形素子を第４図、第６図、第７図
および第８図に示した加算器３８および３９として使用
することができる。

こうす ばたとえば第４図および第６図ＦＴＤＬ３１
，３２とインバータ３４、第７図：で線７２，７３とイ
ンバータ７４、第８図でインバータ８０のように反転お
よび非反転の入力アナログ信号サンプルの両方を別々に
与えることを防止することができる。

この代りに第４図および第６図ではＴＤＬ３２によって
、第７図では線７３によって与えられる非反転アナログ
入力信号サンプルを、第８図ではＳ／Ｈ回路６１ａの非
反転出力を関連したバイポーラ演算増幅器３８．３９の
非反転あるいは反転端子に選択的に接続して、それぞれ
必要な非反転および反転入力信号サンプルとすればよい
。

例えば、第４図で加算器３８．３９をバイポーラ演算増
幅器３８．３９でおき換えればそのときにはＴＤＬ３１
を除去してＴＤＬ３２のタップ３３ａ′および３３ａ“
からの非反転信号はリード４４を通してＯＰＡＭＰ ３
９ ａおよび３９ｂの適切な反転および非反転入力端
子に接続すれば、状態の各々からの遷移を正しく計算で
きるようになる。

たとえば、ＴＤＬ３２のタツプ３３ａ′および３３ａ″
からの非反転信号を状態００に関連したＯＰＡＭＰ３９
ａの夫々の反転入力端子に接続すれば遷移Ｍ１′の値の
正しい計算ができる。

さらに加算器３８ａ〜３８ｄを夫々ＯＰＡＭＰ３８ａ〜
３８ｄでおきかえれば、そのときにはスイッチ３６ａ〜
３６ｎを逆に接続して、ＴＤＬ３２のタップ３３ａ２〜
３３ｎ２の各々からの非反転信号は関連するスイッチの
可動子に接続され、一方関連するタップからの反転およ
び非反転信号に接続されている極は関連するＯＰＡＭＰ
３８ａ〜３８ｄの適切な反転あるいは非反転入力端子に
接続されることになる。

たとえば、状態００に関連したスイッチ３６ａの可動子
について考えれば、その可動子はタップ３３ａ２に接続
され、その上下の極はＯＰＡＭＰ３８ａの夫々の反転お
よび非反転入力端子に接続されることになる。

第６図および第７図についても同様の変更を行なうこと
ができる。

第８図について変更を行なえば、インバータ８０を除き
、Ｓ／Ｈ回路６１ａからの非反転出力をＳ／Ｈ回路６１
ｂ〜６１ｄに関連したＯＰＡＭＰＳ ３９ ａ ，３９
ｂの反転入力端子に接続すればよい。

以上述べた実施例は単に本発明の原理を示すにすぎない
ことを理解されたい。

本発明の精神と範囲を逸脱することなく本発明の原理を
実現する種種の修正や変更を行なうことは当業者には容
易である。

本発明を要約すると次のとおりである。

（１）雑音の影響を受けたたみ込み符号化された所定の
符号周波数を持つデータの流れを復号するための複数個
の可能な状態を有する復号器において、該符号化された
データ流の連続したサンプルを与えるためのアナログ蓄
積手段と、復号された出力を生ずるようたたみ込み符号
の該可能な状態の各々に従って該連続したサンプルに対
して選択的に動作するアナログ処理手段とを含む復号器
。

（２）前記第（１）項に記載の復号器において、該アナ
ログ処理手段は該符号の可能な状態の各々に対応する尤
度関数を計算するように動作する復号器。

（３）前記第（２）項に記載の復号器において
、該符号の可能な状態の各々に対応する尤度関数を蓄積
するアナログ蓄積手段をさらに含むことを特徴とする復
号器。

（４）前記第（２）項あるいは第（３）項に記載の復号
器において、アナログ処理手段は符号化されたデータ流
の連続したサンプルと該符号の可能な状態の各々に対す
る尤度関数に対し７て選択的に動作し、該符号の各状態
に対するすべての可能な遷移に対応する尤度関数をさら
に生ずることを特徴とする復号器。

（５）前記第（４）項に記載の復号器において、該符号
の状態の各々に対応する尤度関数を比較して該比較手段
の出力に従ってその状態に対応する尤度関数を変更する
アナログ比較手段を含むことを特徴とする復号器。

（６）前記第（５）項に記載の復号器において、比較手
段の出力に応動して状態の各々に対応するデータ系列を
蓄積し、復号出力を生ずるよう動作する出力蓄積手段を
含むことを特徴とする復号器。

（７）前記第（６）項に記載の復号器において、該出力
蓄積手段は各蓄積素子が該符号の状態のそれぞれのもの
と該符号化されたデータ流の連続したサンプルのひとつ
の両方に対応するように予め定められた配列に構成され
た複数個のデイジタル蓄積素子を含むことを特徴とする
復号器。

（８）前記第（７）に記載の復号器において、ディジタ
ル蓄積素子は、生じ得る変化を該符号の状態の各々に対
応させるよう相互接続されており、アナログ比較手段か
らの出力に応動してデイジタル信号が対応する状態に対
する最尤変化を示す該状態の各々に対応してデイジタル
蓄積素子の第１のものに対してデイジタル信号が入るよ
うに構成されたことを特徴とする復号器。

（９）前記第（８）項に記載の復号器において、該状態
に対応するデイジタル蓄積素子の最後のものの出力は該
復号器の出力端子に接続されていて復号された出力を与
えることを特徴とする復号器。

（１０）前記第（７）項に記載の復号器において、該状
態の各々に対応するデイジタル蓄積素子の最後のものに
接続された多数決ゲート手段を含み、該多数決ゲート手
段の出力は該復号器の出力端子に接続されて復号された
出力を生ずることを特徴とする復号器。

（１１）前記第（４）項乃至第（１の頃に記載の復号器
において、アナログ処理手段は、該符号化されたデータ
の連続したサンプルとその状態に対応する尤度関数を選
択的に組合せて、その状態へのすべての可能な遷移に対
応する追加の尤度関数を与えるよう動作する該符号の状
態の各々に関連した組合せ手段を含むことを特徴とする
復号器。

（１２）前記第（１１）項に記載の復号器において、該
組合せ手段は単一極性入力（たとえば非反転あるいは反
転入力）を持つ加算手段の形式をとり、アナログ蓄製手
段は該符号化されたデータの連続したサンプルの各々に
対応して非反転あるいは反転信号を与えるようになって
いることを特徴とする復号器。

（１３）前記第（１１）項に記載の復号器において、組
合せ手段には両極性入力（例えば非反転入力と反転入力
）が設けられており、アナログ蓄積手段は該符号化され
たデータの連続したサンプルの各々に対応して単一極性
の信号を与えるようになっていることを特徴とする復号
器。

（１４）前記第（１３）項に記載の復号器において、該
組合せ手段は演算増幅器の形式をとることを特徴とする
復号器。

（１５）前記いずれかの項に記載の復号器において、ア
ナログ蓄積手段は該符号化されたデータ流の連続したサ
ンプルを与えるためのアナログ信号遅延手段を含むこと
を特徴とする復号器。

（１６）前記第（１５）項に記載の復号器において、該
アナログ信号遅延手段は該符号化された信号の所定の符
号周波数に対応する時間遅延を与える遅延素子の形式を
とることを特徴とする復号器。

（１７）前記第（１６）項に記載の復号器において、遅
延素子に関連してインバータ手段を含み、これによって
該符号化されたデータの連続したサンプルは非反転およ
び反転形式で与えられることを特徴とする復号器。

（１８）前記第（１７）項に記載の復号器において、該
符号化されたデータのサンプルホールド手段を含むこと
を特徴とする復号器。

（１９）前記第（１６）項に記載の復号器において、第
１および第２の遅延素子を含み、該第１の遅延素子には
該符号化されたデータが与えられてその連続したサンプ
ルを与え、該第２の遅延素子にはインバータ手段を介し
て該符号化されたデータが与えられて連続したサンプル
に対応する反転された信号が与えられるようになったこ
とを特徴とする復号器。

（２０〉 記第（１５）項に記載の復号器において、ア
ナログ信号遅延手段は遅延線路を含むことを特徴とする
復号器。

（２１）前記第（ａ））項に記載の復号器において、該
遅延線路はタップ付き遅延線路の形態をとり、該符号化
されたデータの符号周波数に対応する時間間隔で出力を
生ずることを特徴とする復号器。

（２２）前記第（２０）項あるいは第（２１）項に記載
の復号器において、該符号化されたデータの連続したサ
ンプルに対応する反転された信号を生ずるためのインバ
ータ手段が設けられたことを特徴とする復号器。

（２３）前記第（２２）項に記載の復号器において、第
１および第２のタップ付き遅延線路が設けられており、
該第１のタップ付き遅延線路には該符号化されたデータ
が与えられてその連続したサンプルを与え、該第２のタ
ップ付き遅延線路にはインバータを通して該符号化され
たデータが与えられ、これによって連続したサンプルに
対応する反転された信号が与えられることを特徴とする
復号器。

（２４）前記第（３項乃至第（１４）項のいずれかに特
許請求の範囲第（１５）項が従うとき特許請求の範囲第
（２０）項乃至第（２３）項のいずれかに記載の復号器
において、タップ付き遅延線路には複数個のタップが設
けられており、該タップ付き遅延線路の入力部は該復号
器のアナログ蓄積手段を形成し、該タップ付き遅延線路
の出力部は少くとも部分的には該復号器の追加のアナロ
グ蓄積手段を形成することを特徴とする復号器である。

（２５）前記第（２４）項に記載の復号器において、各
スイッチ素子が該符号の状態のそれぞれのものと該タッ
プ付き遅延線路の出力部によって与えられる出力の別個
のものとに関連した所定の配列として配置された複数個
のアナログスイッチ素子を含むことを特徴とする復号器
。

（２６）前記第（２５）項に記載の復号器において、該
タップ付き遅延線路の該出力部に生じた出力をその状態
に関連するアナログスイッチ素子の制御下に選択的に組
合せて該尤度関数を生ずるようにする該符号の状態の各
々に対応する手段を含むことを特徴とする復号器。

（２７）前記第（５）項に従う特許請求の範囲第（２５
）項あるいは第（２６）項に記載の復号器において、配
列として配置され、該比較器手段の出力に関連して動作
して該符号の状態の各々に関連するデイジタル情報を蓄
積するための複数個のデイジタル蓄積素子を含み、該デ
イジタル蓄積素子はアナログスイッチ素子の内の関連す
るものを選択的に動作するように働くことを特徴とする
復号器。

（２８）前記第（５）項乃至第（２３）項のいずれかに
記載の復号器において、該追加のアナログ蓄積手段は該
符号の状態の各々に対応するサンプルーホールド手段を
含み、該比較器手段の制御下にそれに対応する尤度関薮
を蓄積し、それから次の尤度関数が誘導されるよう動作
することを特徴とする復号器。

（２９）前記第（２８）項に記載の復号器におい
て、次の尤度関数はそれぞれの追加のサンプルーホール
ド手段を通して誘導され、その出力は追加のアナログ蓄
積手段のサンプルーホールド手段と比較器手段とに選択
的に与えられることを特徴とする復号器。

（３０）前記第（２８）項に記載の復号器において、該
次の尤度関数は直接誘導され、該符号の状態の各々に対
応する追加の尤度関数は遅延手段を通して該追加のアナ
ログ手段のそれぞれのサンプルーホールド手段に与えら
れることを特徴とする復号器。

（３１）前記第（２８）項乃至第（３０）項のいずれか
に記載の復号器において、該符号の状態のひとつに対応
するサンプルーホールド手段のひとつの出力が該状態の
他のものに対応するサンプルホールド手段の出力から実
質的に減算されることを特徴とする復号器。

（３２）前記いずれかの項に記載のたたみ込み符号化さ
れたデータの流れを復号する復号器において、たたみ込
み符号は状態００，０１，１０，１１に対応する四つの
状態を持ち、符号伝送速度はＲ／２ であることを特徴
とする復号器。

（３３）添付図面の第４図、第５Ａ図および第５Ｂ図を
参照して実質的に説明した復号器。

（３４）添付図面の第６図あるいは第７図と第５Ｂ図お
よび第８図の両方を参照して実質的に説明した復号器。

【図面の簡単な説明】

第１図はＫ＝３ ，Ｒ＝１／２ の従来技術で知られた
２進たたみ込み符号を用いた代表的通信システムの説明
的ブロック図、第２図は第１図のたたみ込み符号の符号
化されたチャネルシンボルと許容される状態遷移を示す
周知の復号器、第３図は代表的な周知のたたみ込み符号
復号プロセスのブロック図、第４図は本発明による復号
器を実現するための第１の装置の簡単化された説明的ブ
ロツツク図、第５Ａ図および第５Ｂ図は最尤チャネルシ
ンボル系列と信号源系列、すなわちそれぞれ各状態にゆ
く経路を記憶し更新するための代表的論理回路による簡
単化された説明的ブロック図、第６図は本発明による復
号器を実現するための第２の構成の部分をブロックで示
した説明図、第７図は第６図の構成を修正した本発明に
よる復号器を実現するための第３の構成の部分をブロッ
クで示した説明図、第８図は第６図および第７図の構成
のメトリックのあぶれを防止するための部分をブロック
で示した説明図である。 〔主要部分の符号の説明〕

Claims (1)

【特許請求の範囲】
1. １ 雑音の影響を受けるおそれのあるデータ流であって
   所定数の複数個の可能な状態および所定の符号周波数を
   持ったたパみ込み符号化されたデータ流を復号するため
   の復号器において、該復号器は、該符号化されたデータ
   流の連続したサンプルを与えるためのアナログ蓄積手段
   と、たたみ込み符号の該可能な状態の各々に従って該連
   続したサンプルに対して選択的に動作し、復号された出
   力を生ずるアナログ処理手段とを含むことを特徴とする
   ビテルビ復号器。