JPS5845221B2

JPS5845221B2 - 時分割キヤラクタ多重伝送装置

Info

Publication number: JPS5845221B2
Application number: JP49123319A
Authority: JP
Inventors: 静雄野村
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1974-10-28
Filing date: 1974-10-28
Publication date: 1983-10-07
Also published as: JPS5149602A

Description

【発明の詳細な説明】本発明は複数個の低速回線と１つの高速回線間で情報の
授受を行なうために使用される時分割キャラクタ多重伝
送装置に関するものである。

データ通信に使用される回線には種々の速度を有するも
のがあるが、一般に、高速回線はど単位情報量当りの伝
送コストは安価である。

したがって、遠隔の２地点間で多数の低速回線を必要と
する場合には、低速回線を何らかの装置で多重化し、１
つの高速回線で伝送した方が有利である。

このような目的を実現する装置の１つとして、時分割キ
ャラクタ多重伝送装置がある。

また、低速回線には種々のものが存在し、それぞれ特有
の制御を必要とする。

例えは、両方向に同時伝送できない電話品質の回線では
、キャリアを制御する必要があり、また、交換回線では
回線の接続や切断等の制御を行なう必要がある。

更に、電話品質の回線等では転極やブレーク信号と呼ば
れる制御が行なわれることがある。

したがって、これら各種の回線からの情報を多重化する
場合、送受信データをあられすキャラクタのほかに、回
線の状態をあられす制御情報を伝送する必要がある。

しカルながら、従来提案されている時分割キャラクタ多
重伝送装置では、これら制御情報を伝送できないという
欠点がある。

本発明の目的は種々の回線における制御情報をも容易に
授受できる時分割キャラクタ多重伝送装置を提供するこ
とである。

本発明では、低速回線の制御情報の伝送は多少の遅れを
伴ってもよく、且つ、制御情報の伝送の際には、キャラ
クタを伝送する必要が少ない点を利用し、キャラクタを
伝送する必要のないときに、制御情報を伝送するように
構成された時分割キャラクタ多重伝送装置が得られる。

本発明によれは、高速回線の両端に設置され、複数個の
低速回線のモデム又は通信制御装置と、前記高速回線と
の間で情報の授受を行なうための時分割キャラクタ多重
伝送装置において、前記低速回線のモデム又は前記通信
制御装置とのインターフェイス制御信号及び前記低速回
線の制御信号を制御用情報に変換する手段と、前記高速
回線の他端に送るべきキャラクタが無い場合、前記高速
回線を介して前記変換された制御用情報をキャーラクタ
の代りに送信する手段と、前記高速回線の他端から送ら
れてくるキャラクタと制御用情報とを区別する手段と、
前記送られてきた情報のうち、制御用情報を低速回線の
モデム又は通信制御装置とのインターフェイス制御信号
及び低速回線の制御信号に変換する手段とを備えた時分
割キャラクタ多重伝送装置が得られる。

なお、モデム又は通信制御装置とのインターフェイス制
御信号については、ＪＩＳ−Ｃ−６３６１−１９７１モ
デムと通信制御装置及びデータ端末装置とのインターフ
ェイスで使用されている用語を用いる。

以下、図面を参照して、本発明を説明する。

第１図は本発明の時分割キャラクタ多重伝送装置を利用
したデータ通信システムを示す図である。

第１図を参照すると、ｎ個のデータ端末装置１１〜１ｎ
は各端末装置に対応した低速回線１〜ｎ及び各低速回線
１〜ｎの両端に設けられたモデム２１〜２ｎ及び３１〜
３ｎとを介して、時分割キャラクタ多重伝送装置４０（
以下ＭＰＸ（Ａ）４０と呼ぶ）と接続されている。

また、ＭＰＸ（Ａ）４０はモデム４１、高速回線４２及
びモデム４３を通して、他端に設けられた時分割キャラ
クタ多重伝送装置５０（以下ＭＰＸ（Ｂ）５０と呼ぶ）
と情報の授受を行なう。

更に、ＭＰＸ（Ｂ）５０は通信制御装置６０（以下ＣＣ
Ｅ６０と呼ぶ）を介して中央処理装置７０（以下ＣＰＵ
７０と呼ぶ）と接続されている。

第１図に示すよ・うに、ＭＰＸ（Ａ）４０は低速回線１
〜ｎのモデム３１〜３ｎに直結されているので、モデム
直結型と呼び、ＭＰＸ（Ｂ）５０はＣＣＥ６０と直結さ
れ、ＣＣＥ６０から見ればモデムのように見えるので、
モデトシュミレート型と呼ぶことにする。

高速回線４２の両端に設けられた本発明のＭＰＸ（Ａ）
４０及びＭＰＸ（Ｂ）５０では、キャラクタを多重化す
るだけでなく、低速回線１〜ｎのモデム３１〜３ｎ又は
ＣＣＥ６０とのインターフェイス制御信号や低速回線１
〜ｎの制御信号を高速回線４２に制御用情報に変換して
送出する機能と、キャラクタと制御用情報とを識別する
機能を備えている。

第２図ａ及びｂは高速回線における情報の構成を説明す
るための図であり、第２図ａは高速回線におけるフレー
ム構成、第２図すはフレームを構成する各ザブフレーム
の構成をそれぞれ示している。

第２図ａを参照すると、ここでは多重化される低速回線
の数ｎを７とし、高速回線を２４００ビット／秒として
いる。

この場合、１２００ビット／秒の低速回線１と、２００
ビット／秒の低速回線２〜７とを多重化している。

このような情報を多重化すると、１フレームは１２のサ
ブフレームによって構成され、各サブフレームは１０ビ
ツトの構成となる。

したがって、１フレームは１２０ビツトの情報によって
構成されることになる。

第２図ａの番号は割当てられた回線の番号を示し、各サ
ブフレームが伝送速度に応じて割高てられていることが
わかる。

第２図すを参照すると、各サブフレームは１０ビツトか
らなり、そのうちの１ビツトをフレーム同期用ビットＦ
、Ｓとし、他の１ビツトを修飾ビットＭ、Ｓとしている
。

この修飾ビットＭ、Ｓはこれに続く８ビツトの情報が１
キヤラクタであるのか、あるいは、制御用情報であるか
を示すビットである。

以下の説明では、１キヤラクタ又は制御用情報の８ビツ
トを単にデータと呼ぶことになる。

第３図は本発明の時分割キャラクタ多重伝送装置（ＭＰ
Ｘ）の一実施例を示すブロック図である。

このＭＰＸは１個の高速回線制御部（ＨＳＴ、Ｃ）
３００と、低速回線の数ｎだけ設置された低速回線制御
部（ＬＳＬＣ）３０１〜３０ｎとによって構成されてい
る。

各ＬＳＬＣ３０１〜３０ｎは低速回線から送られてくる
キャラクタの組立機能と、高速回線に送る制御用情報の
作成機能とを備えている。

今、ＬＳＬＣ３０１〜３０ｎに対して、Ｈ８ＬＣ３００
からデータ送出要求信号が信号線８１〜Ｓｎを介して与
えられると、ＬＳＬＣ３０１〜３０ｎでは送出すべきキ
ャラクタがある場合にはキャラクタを、キャラクタがな
ければ制御用情報を入力データバスＩＢ１〜ＩＢｎを通
して、それぞれＨ８ＬＣ３００に送る。

これと同時に、ＬＳＬＣ３０１〜３０ｎは入力データバ
ス■Ｂ１〜ＩＢｎに送ったデータがキャラクタであるか
、制御用情報であるかを示す修飾ビットを入力修飾ビッ
ト線■Ｍ１〜ＩＭｎを介してＨ８ＬＣ３００に送る。

他方、Ｈ８Ｔ、Ｃ３００からデータ引取要求信号が信号
線Ｒ１〜Ｒｎに出されると、ＬＳＬＣ３０１〜３０ｎで
はこの引取要求に応じて出力データバスＯＢ１〜ＯＢｎ
から与えられるデータを引取る。

同時に、出力修飾ビット線ＯＭ１〜ＯＭｎを介して送ら
れてくる修飾ビットを受取り、この修飾ビットの状態に
より、引取ったデータがキャラクタであるか、制御用情
報であるかを判別する。

引取ったデータがキャラクタである場合には、分解して
低速回線に送出し、制御用情報であればその制御用情報
に応じた制御を行なう。

Ｈ８ＬＣ３００は信号線Ｓ１〜Ｓｎにデータ送出要求信
号を出した場合には、第２図ａに示す順序にしたがって
、順次ＬＳＬＣ３０１〜３０ｎを走査してＬＳＬＣ３０
１〜３０ｎから入力データバス■Ｂ１〜ＩＢｎを通して
データを受取り、且つ、入力修飾ビット線ＩＭ１〜ＩＭ
ｎを介して、修飾ビットを受信する。

更に、Ｈ８ＬＣではＬＳＬＣ３０１〜３０ｎから受取っ
たデータ及び修飾ビットにフレーム同期ビットを付加し
てサブフレームを構成し、フレーム同期を取りながら高
速回線に送出する。

他方、Ｈ８ＬＣ３００において、高速回線から情報を受
信した場合には、まずフレーム同期を検出してサブフレ
ームに分解する。

続いて、フレーム同期ビットを除去し、第２図ａに示す
順序にしたがって、信号線Ｒ１〜Ｒｎに出されたデータ
引取要求信号により順次ＬＳＬＣ３０１〜３０ｎに出力
データバスＯＢ１〜ＯＢｎを介して、テ゛−タを送出し
、出力修飾ビット線ＯＭ１〜ＯＭｎを介して、修飾ビッ
トを送出する。

第４図はモデム直結型ＭＰＸの低速回線制御部（ＬＳＬ
Ｃ）の−構成例を示す図である。

第４図を参照すると、モデム直結型ＭＰＸは各部の制御
を行なう制御回路４００、状態制御用情報の送受を行な
う制御情報回路４０１を有し、モデムからＨ８ＬＣへの
転送系として、キャラクタ組立回路４０２、受信キャラ
クタバッファ４０３及びマルチプレクサ回路４０４とを
備えている。

更に、Ｈ８ＬＣからモデムへの転送系として、送信キャ
ラクタバッファ４０５及びキャラクタ分解回路４０６と
を備えている。

今、Ｈ８ＬＣへ情報を転送する場合について説明する。

モデムから、ＤＲ，ＣＤ、Ｃ８，ＣＩ等の制御信号が制
御情報回路４０１に与えられると、制御情報回路４０１
は状態制御用情報を作成する。

他方、モデムからの受信データＲＤはキャラクタ組立回
路４０２に与えられ、この回路においてキャラクタ組立
てた後、受信キャラクタバッファ４０３に保持する。

この状態において、Ｈ８ＬＣからデータ送出要求が信号
線Ｓに与えられると、受信キャラクタバッファ４０３に
キャラクタがあれは、受信キャラクタバッファ４０３の
内容を制御回路４００の制御によりマルチプレクサ回路
４０４において選択して、入力データバスＩＢを介して
Ｈ８ＬＣに転送する。

また、受信キャラクタバッファ４０３にキャラクタが無
けれは、制御情報回路４０１で作成された制御用情報を
マルチプレクサ回路４０４により選択して送出する。

これらデータの転送と同時に、制御回路４００ではデー
タの内容により入力修飾ビットを作成し、入力修飾ビッ
ト線ＩＭを介してＨ８ＬＣに伝送する。

他方、モデムへ情報を転送する場合には、まず、制御回
路４００においてＨ８ＬＣから信号線Ｒを介して与えら
れるデータ引取要求を受信する。

次に、制御回路４００は出力データバスＯＢを通して送
られてきたデータを出力修飾ビット線ＯＭに送られてき
た出力修飾ビットにしたがって、送信キャラクタバッフ
ァ４０５又は制御情報回路４０１に蓄積する。

Ｈ８ＬＣから送られてきたデータがキャラクタの場合に
は、データは送信キャラクタバツファ４０５を介してキ
ャラクタ分解回路４０６に送られキャラクタに分解され
た後、制御回路４００の制御のもとに、送信データとし
て信号線ＳＤを介してモデムに送出される。

また、データが制御用情報のときには、制御情報回路４
０１においてモデムへの制御信号ＥＲ，Ｒ８等に変換し
た後、モデムへ送出する。

第５図はモデムシミュート型ＭＰＸにおける低速回線制
御装置ＬＳＬＣの一構成例を示すブロック図で、このＬ
ＳＬＣでは通信制御装置ＣＣＥと高速回線制御装置Ｈ８
ＬＣとの間の情報転送を行なう。

第５図を参照すると、第４図の場合と同様に、制御回路
５００及び制御情報回路５０１とを有し、ＣＣＥからＨ
８ＬＣへの情報転送系としてキャラクタ組立回路５０２
及び受信キャラクタバッファ５０３を備え、Ｈ８ＬＣか
らＣＣＥへの情報転送系として送信キャラクタバッファ
５０５とキャラクタ分解回路５０６とを有している。

この実施例の場合、制御信号ＥＲ，Ｒ８等はＣＣＥから
制御情報回路５０１に与えられ、且つ、制御情報回路５
０１からはＣＣＥへ制御信号であるＤＲ，ＣＤ、Ｃ８、
ＣＩ等が送出される。

また、ＣＣＥからの送信データが信号線ＳＤを介してキ
ャラクタ組立回路５０２に送られ、ＣＣＥへの受信デー
タが信号線ＲＤを介してキャラクタ分解回路５０６から
送られる。

これ以上の点は第５図の場合と同様であるので、ここで
は説明を省略する。

第６図は電信品質回線における転極動作を説明するため
の図である。

この例の場合、伝送キャラクタＣＨがないときには、回
線をＡ状態に保持し、伝送キャラクタＣＨがあるときに
はＡ状態からＺ状態に転極した後、キャラクタを転送し
、伝送が終了すると、Ｚ状態からＡ状態に転極する。

そしてキャラクタの伝送はＺ状態が一定時間継続した後
でないと行なえない。

第７図は電信品質回線に使用されるＭＰＸの制御情報回
路の一構成例を示すブロック図である。

フリップフロップ７０１は入力制御用情報ＩＣを記憶す
るための回路であり、このフリップフロップ７０１は微
分回路７０２によって、受信データＲＤがＡ−状態から
Ｚ状態に変化したことが検出されると、セットされる。

また、リセツタブルタイマ７０３においてＡ状態が一定
時間継続したことが検出されると、この出力によりフリ
ップフロップ７０１はリセットされる。

この一定時間は伝送キャラクタにより出力が出ない程度
に長くしなければならないが、伝送の遅延によりＺ状態
の継続時間が高速回線による伝送前と伝送後との差が小
さくなくなる程度に短くしなけれはならない。

したがって、低速回線での１０ビツトの伝送時間程度が
適当である。

なお、受信デ・−タＲ，Ｄは微分回路７０２に与えられ
ると共に、キャラクタ組立回路ＣＨへ送られる。

フリップフロップ７１０は出力制御用情報ＯＣを記憶す
るための回路であり、この出力とキャラクタ分解回路か
らの出力ＤＯとの論理積がゲート７１１でとられ、その
結果を送信データＳＤとして送り出す。

したがって、フリップフロップ７１０がオンされている
時、キャラクタの分野動作が実行されている間、キャラ
クタの内容が送られる。

また、キャラクタの分解動作が実行されていない場合に
はＺ状態に保たれ、フリップフロップ７１０がオフのと
きはＡ状態に保たれる。

このフリップフロップ７１０は出力制御信号ＯＣとキャ
ラクタ出力信号ＣＨＯとの論理和がとられるゲート７１
２からの信号によってセットされ、否定ゲート７１３か
らの信号によりリセットされる。

ただし、制御用情報の伝送よりキャラクタの伝送の方が
優先されるので、制御用情報の伝送は遅れることがある
。

また、キャラクタはＺ状態でしめ）伝送されないので、
キャラクタが伝送されてくると、論理和ゲート７１２を
通してこのフリップフロップ７１０をセットするように
構成されている。

以上述べたように、本発明はキャラクタを伝送する必要
のないときに制御情報を伝送するため、多くの種類の回
線のシステムに容易に適用できる。

【図面の簡単な説明】

第１図は本発明を利用したデータ通信システムの一実施
例を示す図、第２図ａは高速回線のフレーム構成を示す
図、第２図すは高速回線のサブフレームの構成を示す図
、第３図は本発明の一実施例を示す時分割キャラクタ多
重伝送装置のブロック図、第４図はモデム直結型の低速
回線制御部の構成を示す図、第５図はモデムシミュレー
ト型の低速回線制御部の構成を示す図、第６図は電信品
質回線の転極の動作例を示す図、第７図は電信品質問線
に使用される時分割キャラクタ多重伝送装置の状態制御
情報回路の構成を示す図である。記号の説明、第１図、１〜ｎ・・・低速回線、１１〜１
ｎ−データ端末装置、２１〜２ｎ、３１〜３ｎ・・
・モデム、４０．５０・・・時分割キャラクタ多重伝送
装置（ＭＰＸ）、４１，４３・・・モデム、４２・・・
高速回線、６０・・・通信制御装置（ＣＣＥ）、７０・
・・中央処理装置（ＣＰＵ）、第３図、３０１〜３０ｎ
”・低速回線制釘部（ＬＳＬＣ）、３００・・・高速回
線制御部（Ｈ８ＬＣ）、第４図及び第５図、４００，５
００・・・制御回路、４０１．５０１・・・制御情報回
路、４０２，５０２・・・キャラクタ組立回路、４０３
．５０３・・・受信キャラクタバッファ、４０４，５０
４・・・マルチプレクサ回路、４０５．５０５・・・送
信キャラクタバッファ、４０６．５０６・・・キャラク
タ分解回路。

Claims

【特許請求の範囲】

１高速回線の両端に設置され、複数個の低速回線のモ
デム又は通信制御装置と前記高速回路との間で情報の授
受を行なうための時分割キャラクタ多重伝送装置におい
て、前記低速回線又は通信制御装置とのインターフェイ
ス制御信号及び前記低速回線の制御信号を制御用情報に
変換して保持する第一のバッファと、前記高速回線の他
端に送るべきキャラクタを保持する第二のバッファと、
前記第二のバッファへのデータ格納状態を検出しデータ
が格納されているときには前記第二のバッファの内容を
前記高速回線の他端に送出しデータが格納されていない
ときには前記第一のバッファの内容を前記高速回線の他
端に送出する手段と、前記高速回線の他端から受信した
データを制御用情報とキャラクタとに区別する手段と、
前記受信した制御用情報とキャラクタとを保持する第三
および第四のバッファと、前記第四のバッファへのデー
タ格納状態を検出しデータが格納されているときには、
前記第四のバッファの内容を前記モデム又は通信制御装
置に送出しデータが格納されていないときには前記第三
のバッファの内容を前記モデム又は通信制御装置に送出
する手段と、前記第三のバッファの内容を前記低速回線
のモデム又は通信制御装置とのインターフェイス制御信
号及び前記低速回線の制御信号に変換する手段とを具備
することを特徴とする時分割キャラクタ多重伝送装置。