JPS5846597Y2 - パルス信号再生装置 - Google Patents

Description

【考案の詳細な説明】 本考案はパルス信号の波形処理、とくに入力パルス信号
が信号伝送系（記録再生系を含む）で受けた直流分変動
を除去するように構成したパルス信号再生装置に関する
ものである。

周知のように、信号伝送系（記録再生系を含む）の帯域
幅は有限の値であるからパルス信号は波形のなまった信
号として受信側で受信される。

ＰＣＭ信号の送受信に関してもこのことは同じであり、
この場合、受信側で上記のなまった波形信号を矩形波に
整形する（ＰＣＭ信号の再生）必要がある。

この場合に受信されたＰＣＭ信号に平均レベルの変動が
あるとＰＣＭ信号の再生が困難になる。

この状況を理解するために従来のＰＣＭ信号を再生する
再生装置を一例として取りあげ説明する。

第１図ａおよびしはそれぞれ従来のＰＣＭ信号再生装置
の構成国およびその各回路部分における信号波形図であ
る。

第１図ａにおいて、伝送路を経て受信されたＮＲＺ（非
ゼロ復帰）符号形式のＰＣＭ信号を入力端子ＩＮを介し
て前置増幅器１に供給して以下の処理において必要とさ
れる振幅レベルまで増幅し、かつ長い周期で変動する信
号振幅の変動を補償する。

これにより前置増幅器１の出力信号は第１図すの■に示
すように振幅が補償されてほぼ一定になっているが、点
線で示す平均レベル変動については受信された信号その
ままである。

次に、この前置増幅器１の出力信号をパルス判定回路２
に供給するとともに、非線形回路とフィルタ回路との組
み合わせで構成されたビット同期信号分離回路８にも供
給してこのビット同期信号分離回路３の出力側さら第１
図すのＩＩに示すビット同期信号を取り出す。

この取り出されたビット同期信号をパルス判定回路２の
ビット同期信号入力端子に供給してビット同期信号のタ
イミングでＰＣＭ信号（第１図すの■参照）の論理値（
符号１およびＯ）判定を行う。

この判定はＰＣＭ信号が同図の一点鎖線のレベルを越え
ているか否かで判定し、一点鎖線のレベルを越えていれ
ば１、越えていなけれは０と判定してパルス判定回路２
の出力側に第１図すのＩＩＩに示す信号を得て、その信
号を出力端子ＯＵＴから取り出す。

以上説明した従来のＰＣＭ信号の再生装置においては、
第１図ｂ （７）ＩＩＩに点線で示すように受信された
ＰＣＭ信号に平均レベル変動の大きな部分（第１図すの
ＩにＰで示す）があるとＰＣＭ信号の再生に誤りを生ず
ることがわかる。

本考案は、上述した欠点を除去したパルス信号再生装置
を提供することを目的とし、入力パルス信号と、その人
力パルス信号を１ビツト期間遅延させた信号とのレベル
差信号を形成する第１の回路部分と、第１の回路部分の
出力信号を２分するとともに、その一方を、第１のレベ
ル判定回路を介し、他方を、極性反転回路および第２の
レベル判定回路を介して、セット・リセットフリップフ
ロップ回路の２個の入力端子にそれぞれ供給し、その出
力端子から前記入力パルス信号の信号伝送系を受けた直
流分変動が除去され、かつ、入力パルス信号の符号関係
に正しく対応して波形整形された出力パルス信号を取り
出すようにした第２の回路部分とを具備したことを特徴
とするものである。

本考案の一実施例では、前記第１の回路部分を、１ビツ
ト遅延回路と減算回路とで構成するのが好ましい。

本考案の他の実施例では、前記第１の回路部分を、入力
パルス信号をサンプルホールドする第１および゛第２の
サンプルホールド回路と、それら回路のサンプルタイミ
ング信号を取り出すためのビット同期信号分離回路、フ
リップフロップ回路および第１、第２のゲート回路と、
前記第１および第２のサンプルホールド回路の各出力信
号相互間の差信号を形成する第１、第２の減算回路と、
それら）成算回路の出力信号を前記フリップフロップ回
路の出力信号により交互に切り替えて出力信号として取
り出す第３のゲート回路とで構成するのが好ましい。

以下図面につき本考案を説明する。

本考案パルス信号再生装置をＰＣＭ信号再生装置に構成
した場合の一構成例を第２図ａに示し、またその各回路
部分における信号波形図を第２図すに示す。

第２図ａにおいては、受信ＰＣＭ信号とその受信ＰＣＭ
信号を１ビツト遅延してなるＰＣＭ信号とのレベル差信
号を形成する第１の回路部分Ａと、そのレベル差信号と
、これを極性反転して得られた信号とが共通の所定電位
を越えるか否かを判定し、得られた２系統のパルス信号
をそれぞれセット・リセット（Ｒ３）フリップフロップ
個の入力端子に印加してその出力側から受信ＰＣＭ信号
の符号関係に正しく対応して波形整形された矩形波パル
ス信号を取り出すようにした第２の回路部分Ｂとで装置
が構成されている。

すなわち、ＩＮは装置の入力端子で、この入力端子ＩＮ
に印加された受信ＰＣＭ信号（第１図の場合と同じくＮ
ＲＺ符号のＰＣＭ信号とする）を前置増幅器４に供給し
てその信号振幅を所定のレベルまで増幅して第２図すの
■に示す波形の信号とした後、１ビツト遅延回路５に供
給して第２図すのＩＩに示す波形の信号を取り出す。

次にこの取り出された第２図すのＩＩに示す信号と上記
第２図すの■に示す信号とをそれぞれ減算回路６の減数
端子および被減数端子に供給して信号間のアナログ減算
を行ってその出力端子から第２図すのＩＩＩに示す３値
信号のレベル差信号を得る。

このレベル差信号の平均レベル変動は図中点線で示すよ
うにもとの信号（第２図すの■参照）の平均レベル変動
の１ピッ１−間の変動分だけとなり、もとの信号の平均
レベル変動（第２図すの■に示す点線）に比較して大変
小さくなっている。

この３値信号を第１パルス判定回路７に供給し、その供
給された信号について、第１図の場合と同じくビット同
期信号分離回路８でもとの信号（第２図すの■参照）か
ら分離した第２図すの■に示すビット同期信号のタイミ
ングで論理値判定を行う。

この論理値判定についても、第１図の場合と同様に信号
が第２図すのＩＩＩに示す一点鎖線のレベルを越えてい
るか否かにより行い、そのレベルを越えているときは符
号１、そうでないときはＯと判定する。

一方、減算回路６の出力信号を極性反転回路９にも供給
し、極性反転して得られた信号（第２図すのＩＶ参照）
についても第２パルス判定回路１０において上記のタイ
ミングで論理値判定を行う。

なお、第２図すのＩＩＩおよびＩＶに示す一点鎖線のレ
ベルは同一レベルとする。

以上の論理値判定により得られた２系統の２値信号（そ
れぞれパルス判定回路７および１０の出力）をＲＳフリ
ップフロップ回路１１の２個の入力端子、すなわち、回
路７の出力をリセツ）Ｒ端子、回路１０の出力をセラ）
Ｓ端子にそれぞれ供給し、出力端子から第２図すのＶＩ
に示す波形整形された信号を得て装置の出力端子ＯＵＴ
に送り出す。

なお、ＲＳフリップフロップ のようにその出力端子から取り出される信号は、Ｒ端子
に供給される信号が符号Ｏから１に変化するときのみ符
号１、および、Ｓ端子に供給される信号が符号Ｏから１
に変化するときのみ符号Ｏで、それ以外ではその直前の
出力信号の符号１もしくは０を接続することになる。

本例によれば、装置の出力端子ＯＵＴから取り出された
信号（第２図すのＶＩ参照）と前置増幅器４の出力信号
（第２図すの■参照）とを比較してみると明らかなよう
に、受信ＰＣＭ信号の平均レベル変動（第２図すのＩに
点線で示す）の影響を受けることなく、その信号の符号
関係を正しく保ってＰＣＭ信号の再生を行うことができ
る。

また、第２図ａにおいて、ＲＳＳフリップフロラ回路１
１の２個の入力端子、すなわち、リセツｌ− Ｒ端子お
よびセラ）Ｓ端子を入れ替えても出力端子に生ずる信号
は、第２図すのＶＩの信号の極性が反転するだけで、受
信ＰＣＭ信号の時系列符号関係は正しく保たれる。

以下の説明においては、受信ＰＣＭ信号を１ビツト遅延
させるのに遅延回路を用いたが、この遅延回路の特性は
装置の性能を左右することになり、装置の性能を高める
ためには高価な遅延回路を使用せざるを得ない。

そこで遅延回路を用いずに受信ＰＣＭ信号とそれを１ビ
ツト遅延した信号とのレベル差信号を得ることができれ
ばきわめて好都合である。

以下に遅延回路を使用することなく本考案装置を実現し
た例について説明する。

第３図ａおよびｂはそれぞれ本例におけるＰＣＭ信号再
生装置の構成図およびその各回路部分における信号波形
図である。

理解を容易にするために、第３図ａにおいても全体構成
を前置増幅器１２、第１の回路部分Ａおよび第２の回路
部分Ｂに分けて示しである。

本例においても入力端子ＩＮに印加された受信ＰＣＭ信
号を前置増幅器１２において振幅補償し、第３図すのＩ
に示す信号を得る。

この信号を３分して第１サンプルホールド回路１３、第
２サンプルホールド回路１４および゛ビット同期信号分
離回路１５にそれぞれ供給し、ビット同期信号分離回路
１５からは第１図および第２図の場合と同様にビット同
期信号（第３図すのＩＩ参照）を得て、さらにそのビッ
ト同期信号を３分してそれぞれ第１ゲート回路１６、第
２ゲート回路１７およびフリップフロップ回路１８に供
給する。

第１ゲート回路１６および゛第２ゲート回路１７は、フ
リップフロップ回路１８でビット同期信号の周波数をそ
の士の周波数に分周して位相が互いに１８０°異なる２
個のゲート信号（フリップフロップ回路１８の出力端子
ＱおよびＱより取り出される）により制御され、ビット
同期信号（第３図すのＩＩ参照）からそれぞれ第３図す
のＩＩＩおよびＩＶに示すように１本おきに２組のパル
ス信号を分離して取り出すためのもので゛ある。

これら第１ゲート回路１６および゛第２ゲート回路１７
の出力信号（それぞれ第３図すのＩＩＩおよび゛ＩＶ参
照）をそれぞれ第１および゛第２サンプルホールド回路
１３および１４に供給して、第３図すの■に示す信号を
サンプルホールドする。

そのサンプルホールドされた信号の波形図を、第１およ
び゛第２サンプルホールド回路出力についてそれぞれ第
３図すの■およびＶＩに示す。

次に第１サンプルホールド回路１３の出力信号（第３図
すのＶ参照）を第１減算回路１９の被減数端子および第
２減算回路２０の減数端子に、第２サンプルホールド回
路１４の出力信号（第３図すのＶＩ参照）を第１減算回
路１９の減数端子および第２減算回路２０の被減数端子
にそれぞれ供給して、第１および第２減算回路の出力端
子からそれぞれ信号相互間のレベル差信号を得るように
する。

その得られた２系統のレベル差信号を第３ゲート回路２
１に供給し、フリップフロップ回路１８の出力信号（第
３図すのＩＩＩおよびＩＶ）を用いて１ビット周期で交
互に切り替えて第３図すのＶＩＩに示す３値の信号を取
り出す。

この３値信号は第２図すのＩＩＩに示すレベル差信号に
相当し、その信号の平均レベル（図中点線で示す）に注
目すると、変動は殆んどなく、第２図につき説明した第
１の実施例の場合と同様に入力ＰＣＭ信号の平均レベル
変動（第３図すの■に点線で示す）の影響を受けていな
い。

以上により取り出した３値信号を、上述した第１の実施
例と同様に２分して一方は直接に、他方は極性反転回路
２２を介してそれぞれ第１および第２パルス判定回路２
３および２４に供給し、たとえば第１パルス判定回路２
３においては、第３図すのＶｌｌに示す３値信号が同図
中一点鎖線のレベルを越えるか否かを判定して２値信号
を得るようにしてパルス判定を行う。

本例においては、第１および第２パルス判定回路２３お
よび２４の入力３値信号をすでに矩形波状に整形されて
いるので第２図の実施例のようにビット同期信号を供給
して判定のタイミングを規定する必要はなく、単純に入
力３値信号を上記レベルでスライスして取り出すだけで
よい。

その取り出された２系統の２値信号をそれぞれＲＳフリ
ップフロップ回路２５の２個の入力端子に供給してその
出力端子に第３図すの■に示す波形の信号を得て装置の
出力端子ＯＵＴを介して取り出す。

以上により得られた信号（第３図すの■参照）も入力Ｐ
ＣＭ信号相当の信号（第３図すの■参照）の符号関係を
正しく保って、しかも人力ＰＣＭ信号の平均レベル変動
の影響を受けていないことがわかる。

また、本例によれば第２図の実施例と異なり１ビツト遅
延回路を必要としないため、回路をすべて集積回路化す
ることで安定な動作を得ることができる。

以上説明したように、本案によれば、入力パルス信号と
、その人力パルス信号がＰＣＭ信号のようにピッＩ・周
期で繰り返す信号であるときその信号を１ピツＩ・期間
遅延させた信号とのレベル差を有するレベル差信号を形
威し、その形成されたレベル差信号についてパルス判定
を行なっているため、レベル差信号の平均レベル変動は
、入力パルス信号の平均レベル変動の遅延時間間隔ごと
の差だけであるから非常に小さくなりパルス判定での符
号誤りを大幅に減少させることができる。

また、本考案装置はＰＣＭ信号再生装置に限るものでは
ない。

【図面の簡単な説明】

第１図ａおよびｂはそれぞれ従来のＰＣＭ信号再生装置
の構成を示すブロック図およびその各回路部分における
信号波形図、第２図ａおよびｂはそれぞれ本考案パルス
信号再生装置をＰＣＭ信号再生装置に構成した場合の一
例の構成を示すブロック図およびその各回路部分におけ
る信号波形図、第３図ａおよびｂはそれぞれ同じく本考
案を適用したＰＣＭ信号再生装置の構成の他の例を示す
ブロック図およびその各回路部分における信号波形図で
ある。 １・・・・・・前置増幅器、２・・・・・・パルス判定
回路、３・・・・・・ビット同期信号分離回路、４・・
・・・・前置増幅器、５・・・・・・１ビツト遅延回路
、６・・・・・・減算回路、７・・・・・・第１パルス
判定回路、８・・・・・・ビット同期信号分離回路、９
・・・・・・極性反転回路、１０・・・・・・第２パル
ス判定回路、１１・・・・・・ＲＳＳフリップフロラ回
路、１２・・・・・・前置増幅器、１３・・・・・・第
１サンプルホールド回路、１４・・・・・・第２サンプ
ルホールド回路、１５・・・・・・ビット同期信号分離
回路、１６・・・・・・第１ゲート回路、１７・・・・
・・第２ゲーＩ〜回路、１８・・・・・・フリップフロ
ップ回路、１９・・・・・・第１減算回路、２０・・・
・・・第２減算回路、２１・・・・・・第３ゲート回路
、２２・・・・・・極性反転回路、２３・・・・・・第
１パルス判定回路、２４・・・・・・第２パルス判定回
路、２５・・・・・・ＲＳＳフリップフロラ回路、Ａ・
・・・・・第１回路部分、Ｂ・・・・・・第２回路部分
。

Claims (1)

【実用新案登録請求の範囲】
1. 入力パルス信号と、その入力パルス信号を１ビット期間
   遅延させた信号とのレベル差信号を形成する第１の回路
   部分と、第１の回路部分の出力信号を２分するとともに
   、その一方を、第１のレベル判定回路を介し、他方を、
   極性反転回路および第２のレベル判定回路を介して、セ
   ット・リセットフリップフロップ回路の２個の入力端子
   にそれぞれ供給し、その出力端子から前記入力パルス信
   号の信号伝送系で受けた直流分変動が除去され、かつ、
   入力パルス信号の符号関係に正しく対応して波形整形さ
   れた出力パルス信号を取り出すようにした第２の回路部
   分とを具備したことを特徴とするパルス信号再生装置。