JPS5846732B2 - 論理演算回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、論理演算回路、特に相補形ＭＯ８のトランス
ミッション・ゲートで構成した論理演算回路に関するも
のである。

第１図は相補形ＭＯ８のトランスミッション・ゲートを
用いた従来公知の２進全加算回路の一例を示す。

第１図でｉは任意の数であり、２通事桁加算回路におけ
る第１桁の２進全加算回路であることを示す。

１ないし６は入力端子であり、入力端子１には下位桁（
ｉ−１桁）からの桁上げ信号Ｃ１−１が印加される（こ
れを１１“桁上げ信号と呼ぶ）。

入力端子２，３には加数、被加数信号Ａｊ、Ｂｉが印加
され、入力端子４には下位桁からの桁上げ信号を反転し
た信号Ｎｉ−１（これをＯ桁上げ信号と呼ぶ）が印加さ
れる。

入力端子５は回路の低電圧電源端子に接続され、論理値
ｎ Ｏｎ状態に固定される。

入力端子６は所望電圧値の電源端子に接続され、論理値
ｌ に固定される。

７ないし１４はＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタを並列に接続した相補形ＭＯ８
のトランスミッション・／７’−トであり、７，８で加
算回範の和出力部１５を構成し、９．１０で桁上げ伝播
部１６を、また１１ないし１４で桁上げ発生部１７をそ
れぞれ構成している。

１８はナンド回路、１９はイクスクルーシブ・オア回路
、２０はノア回路、２１ないし２３はインバータ回路で
あり、１８ないし２３で和出力部１５と桁上げ伝播部１
６と桁上げ発生部１７とを制御するＩＩＪＩＮ回路２４
を構成している。

２５ないし２７は出力端子であり、和出力Ｓｉは端子２
５から、上位桁への １ 桁上げ信号Ｃｉおよび Ｏ桁
上げ信号Ｎｉはそれぞれ端子２６゜２７から得られる。

このように構成されているので、この全加算回路の演算
時間（Ａｉ、Ｂｉが印加されてからＳｉ。

Ｃｉ、Ｎｉが得られるまでの時間）は制御回路２４での
遅延時間と和出力部１５での遅延時間との和又は制御回
路２４での遅延時間と桁上げ伝播部１６（または桁上げ
発生部１７）での遅延時間との和となる。

またこの全加算回路を任意の数ｎ個縦続接続した２進ｎ
桁加算回路では各桁の制御回路２４と桁上げ発生部１５
とは同時に動作するため、演算時間は制御回路２４での
遅延時間と桁上げ伝播部１６での遅延時間の和（ｎ−１
桁分）および第ｎ桁の和出力部での遅延時間の和となる
が、桁上げ伝播部１６は相補形ＭＯ８のトランスミッシ
ョン・ゲートを用いているため信号伝播時間は短り、シ
たがって加算演算の高速化が計れることを特徴としてい
た。

しかし従来この種の全加算回路をデータ処理装置におけ
る論理演算回路部に用いることは考慮されていなかった
。

即ち、一般にデータ処理装置における論理演算回路部に
おいては、命令の演算指定部の内容にもとづいて算術演
算（加算、減算など）や各種の論理演算（アンド、オア
、イクスクルーシブ・オアなど）を行ない得るよう構成
されるが、上記算術演算と論理演算とを行ない得る論理
演算回路部に第１図図示の全加算回路を用いることは従
来考慮されていなかった。

この場合、算術演算を行なう際とそれ以外の演算を行な
う際との対応を如何に行なうかが問題となる。

本発明は、相補形ＭＯ８のトランスミッションゲートを
用いた２進全加算回路の出力と論理演算を行なうための
信号変換回路の出力とをワイヤード・オアして論理演算
回路の出力とし、算術演算以外の演算時に桁上げ信号を
抑止するための桁上げ抑止回路を出力部に付加したこと
を特徴とし、その目的は相補形ＭＯ８のトランスミッシ
ョン・ゲートを用いた２進全加算回路の高速性をそこな
うことなく論理演算回路として機能を拡大することにあ
る。

第２図は本発明の実施例であって、２８は第１図で示し
た相補形ＭＯ８のトランスミッション・ゲートを用いた
２進全加算回路である。

本発明の場合入力端子２，３には算術および論理演算さ
れる２変数Ａ ｉ ＋ Ｂ ｉ信号が印加される。

入力端子２９は算術演算か論理演算かの選択を行なうた
めの状態信号Ｍの印加端子であり、３０は演算の種類を
決める選択信号Ｓの印加端子である。

３１゜３２はナンド回路、３３，３６．３７はインバー
タ回路である。

入力端子２９に印加された状態信号Ｍはナンド回路３１
および３２の一端子に接続される。

イクスクルーシブ・オア回路１９の出力はナンド回路３
２の他の入力端子とインバータ回路３３に接続され、イ
ンバータ回路３３の出力はナンド回路３２の他の入力端
子に接続される。

３１ないし３３で桁上げ抑止回路３４を構成する。

インバータ回路３６および３７はそれぞれトランスミッ
ション・ゲート７および８のＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとのゲート間に接
続され、ＮチャネルＭＯＳトランジスタのゲートはイン
バータ回路の出力により駆動される。

桁上げ抑止回路３４の１出力であるナンド回路３１の出
力はトランスミッション・ゲート７のＰチャネルＭＯＳ
トランジスタのゲートに接続され該トランスミッション
・ゲート７を駆動する。

同様にして、桁上げ抑止回路の他の出力であるナンド回
路３２の出力はトランスミッション・ゲート８を１駆動
する。

３５は信号変換回路で選択信号Ｓの組み合せで決まる各
種の論理演算を行ない、その出力は加算回路の和出力端
子２５でワイヤードオアされる。

つぎにこの論理演算回路の動作について説明する。

状態信号Ｍを論理値”ｌ“とすると信号変換回路３５の
出力は高インピーダンス状態となり、信号変換回路３５
は和出力端子２５より切離された状態となる。

従って桁上げ抑止回路３４の動作により第２図は第１図
で示した２進全加算回路として動作する。

次に状態信号ＭをゝＯ“とすると桁上げ抑止回路３４の
２つの出力（ナンド回路３１と３２の出力）はいずれも
論理値′Ｘ１“となり、相補形ＭＯ８のトランスミッシ
ョン７および８はオフされ、２進全加算回路２８は和出
力端子２５から切離される。

同時に信号変換回路３５の出力が和出力端子２５に現わ
れ、第２図は選択信号３０の組合せにより決まる種々の
論理演算を行なうことになる。

従ってこの論理演算回路の演算時間は第１図で示した２
進全加算回路の演算時間と桁上げ抑止回路の遅延時間と
の和となる。

以上説明したように本発明によれば、桁上げ抑止回路を
２進全加算回路に付加させただけであるので、２進全加
算回路から論理演算回路へと機能を拡張したことによる
演算時間の増加は桁上げ、抑止回路の遅延時間だけであ
り、高速な論理演算回路を実現できる利点がある。

例えばこの論理演算回路を任意の数ｎ個縦続接続した並
列ｎ桁の論理演算回路では各桁の桁上げ抑止回路は全て
同時に動作するため、並列ｎ桁論理演算回路の演算時間
（算術演算を行なった場合が最大となる）ＴＡは並列ｎ
桁別算回路の演算時間ＴＢと桁上げ抑止回路１回路分の
遅延時間ＴＯとの和（ＴＡ＝ＴＢ十Ｔｃ）となり、一般
にＴＢ〉Ｔｃであるから加算回路の高速性をそこなうこ
となく、論理演算回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の中心となる加算回路、第２図は本発明
による論理演算回路の実施を示す回路構成図である。 １〜６，２９，３０・・・・・・入力端子、７〜１４・
・・・・・相補形ＭＯ８のトランスミッションゲート、
１５・・・・・・和出力部、１６・・・・・・桁上げ伝
播部、１７・・・・・・桁上げ発生部、１８，３Ｌ３２
・・・・・・ナンド回路、１９・・・・・・インスフル
ーシブオア回路、２０・・・・・・ノア回路、２１〜２
３，３３，３６゜３７・・・・・・インバータ回路、２
４・・・・・・制御回路、２５〜２７・・・・・・出力
端子、２８・・・・・・２進全加算回路、３４・・・・
・・桁上げ抑止回路、３５曲°・信号変換回路。

Claims (1)

【特許請求の範囲】
1. １ ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
   トランジスタを並列に接続した構造をもつ相補形ＭＯ８
   のトランスミッション・ゲートを複数個用いて桁上げ伝
   播部、桁上げ発生部、和出力部を構成する２進全加算回
   路と複数の論理演算を行なう論理演算回路とを有し、両
   回路の出力をワイヤードオアして出力し、算術演算以外
   の演算時には桁上げ信号を抑止するための桁上げ抑止回
   路を付加したことを特徴とする論理演算回路。