JPS5846796B2 - ３トランジスタスタテイツク記憶素子 - Google Patents

３トランジスタスタテイツク記憶素子

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JPS5846796B2
JPS5846796B2 JP51049787A JP4978776A JPS5846796B2 JP S5846796 B2 JPS5846796 B2 JP S5846796B2 JP 51049787 A JP51049787 A JP 51049787A JP 4978776 A JP4978776 A JP 4978776A JP S5846796 B2 JPS5846796 B2 JP S5846796B2
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JP
Japan
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transistor
terminal
node
address
drain
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JP51049787A
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JPS51134035A (en
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クルト・ホフマン
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Siemens Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は３トランジスタスタテイツク記憶素子に関する
ものである。
スタティック記憶素子は、クロック電圧が全く必要とさ
れないという利点をもっている。
然しなからスタティック記憶素子は比較的大きな面積を
必要とするから、集積度の大きな装置、即ち１０２４ビ
ツト以上の容量をもつ記憶装置に対しては著しく不適当
である。
従って本発明は、公知のスタティック記憶装置に対して
特に所要面積の少ない３トランジスタ記憶素子を示すこ
とを目的とする。
この目的は本発明によれば、第１の負荷素子と第２の負
荷素子及び第１のトランジスタが互に直列に接続され、
その際第１の負荷素子の一つの端子は給電電圧に印加す
るための第１の端子と接続され、第１の負荷素子の他の
端子は記憶素子の第１の節点と接続され、第１のトラン
ジスタのドレイン（ソース）端子は第１の節点と接続さ
れまた第１のトランジスタのソース（ドレイン）端子ハ
第２の節点において第２の負荷素子の一つの端子と接続
されており、また第２の負荷素子の他の端子は給電電圧
を印加するための第２の端子と接続されていること、第
２のトランジスタのドレイン（ソース）端子は第１の端
子と接続されていること、第２のトランジスタのソース
（ドレイン）端子は第２の負荷素子および第１のトラン
ジスタが互に接続されている第２の節点と接続されてい
ること、第２のトランジスタのゲート端子は第１の節点
と接続されていること、第２の節点はアドレストランジ
スタを介してビット線と接続されていること、またアド
レストランジスタのゲート端子はワード線と歩続されて
いることを特徴とする３トランジスタ記憶素子によって
達成される。
本発明の利点は、本発明によるスタティック記憶素子が
アルミニウムゲート技術において実現可能であるという
点にある。
本発明の別の大きな利点は、記憶素子の実現の際唯１個
の接触孔部しか必要とされずまた３個のトランジスタが
共通なゲートの下に配置されることができるという点に
ある。
次に本発明を図面に示された実施例により詳細に説明す
る。
第１図に示した本発明によるスタティック記憶素子は、
３個のトランジスタ１，２及び５と負荷素子３０及び４
０より成る。
その際負荷素子４０、トランジスタ２及び負荷素子３０
は第１図より明らかなように直列に接続されている。
負荷素子４０は一方では第１の給電電圧端子１１と接続
されまた他方では記憶素子の節点２３と接続されている
。
トランジスタ２のソース（ドレイン）端子は同様に節点
２３と接続されている。
このトランジスタ２のドレイン（ソース）端子は節点２
２において負荷素子３０の一つの端子と接続されている
。
この負荷素子３０の他の端子は、特に地気に接続されて
いる第２の給電電圧端子３１と接続されている。
トランジスタ１のゲート端子は同様に節点２３と接続さ
れている。
このトランジスタのソース（ドレイン）端子は節点２２
と接続されまたドレイン（ソース）端子は第１の給電電
圧端子１１と接続されている。
節点２２はアドレストランジスタ５を介してビット線５
２と接続されている。
アドレストランジスタ５は、このためにそのゲート端子
と接続されているワード線５１を介して制御される。
トランジスタ２のゲート端子２１には基準電圧ＵＲが印
加可能である。
トランジスタ１及び２と負荷素子３０及び４０の本発明
による配線によって、以下に述べられる機能をもつ双安
定性の装置が生ずる。
その際トランジスタ１，２及び５はエンハンスメント型
ｎチャンネルＭＯ８）ランジスタであるものとする。
然しなからｐチャンネルＭＯＳトランジスタによる実現
も同様に可能であり、その際は反対極性の電位のみが印
加される。
第１図による回路は二つ静止状態をとることができる。
この状態の一つが存在する時は、トランジスタ１は阻止
しまたトランジスタ２は導通する。
即ち電流は１１＝Ｏである。
他の状態が存在する時は、トランジスタ２は阻止しまた
トランジスタ１は導通する。
即ち電流は１２−０である。この場合（１２−Ｏ）には
節点２３は給電電圧電位ＵＤＤに引込まれる。
これによってトランジスタ１は開放され、またこのトラ
ンジスタを介して流れる電流１１ は節点２２において
、電位ＵＰ−ＵＤＤ ＵＴを発生し、これがトランジ
スタ２を阻止する。
なぜなら、ＵＰ＞（ＵＲ−ＵＴ）であるからである。
この式において、ＵＲはトランジスタ２のゲート端子２
１に印加されている基準電圧、またＵＴはトランジスタ
２のしきい値電圧を示す。
他ノ静止状態（ｉｌ＝０）においてはトランジスタ１は
阻止する。
更にトランジスタ１のソース端子及びゲート端子間の電
圧ＵＧＳは値ＵＧＳ（ＵＮ−ＵＰ）＜ＵＴをもたなけれ
ばならない。
その際電圧ＵＧＳ は式 抵抗及び給電電圧ＵＤＤＯ比より決定される。
この式においてｒは導通トランジスタ２の抵抗、Ｒ３０
は負荷素子３０の抵抗、Ｒ４０は負荷素子４０の抵抗ま
たＵＮは節点２３における電位を示す。
その際節点２２にあるのはＵｐ＝ｉ２Ｒａｏの電位テあ
る。
アドレストランジスタ５によって記憶素子は一つの静止
状態または他の静止状態へ転換されることができる。
これは、トランジスタ５がワード線５１を介して導通接
続されることによって行なわれ、これにより異った電圧
の形でビット線５２にあるデジタル情報は節点２２に達
す。
節点２２がその際電位ＵＤＤ に移される時は、装置は
静止状態１２−Ｏをとる。
これに反して節点２２が地気電位におかれる時は、静止
状態１１−０が設定される。
アドレストランジスタ５がワード線５１を介して続いて
導通接続されない時は、記憶素子に書込まれた状態が持
続する。
記憶素子から情報乃至状態を読取る際はアドレストラン
ジスタ５はワード線５１を介して導通接続される。
その際には節点２２にある電位はピット線５２に達し、
ここで該電位は公知の判定装置によって読取られること
ができる。
節点２２にある電位を判定するための判定回路は例えば
刊行物「ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌ
ｉｄ ５ｔａｔｅＣｉｒｃｕｉｔｓ Ｊ １９７２年
１０月号における５ｔｅｉｎ。
Ｓｉｈｌｉｎｇ及びＤ ｏｅｒ ｉｎｇ氏の論文「Ｓ
ｔｏｒａｇｅＡｒｒａｙ ａｎｄ ５ｅｎｓｅ Ｒ
ｅｆｒｅｓｈ Ｃ１ｒｃｕｉｔ ｆｏｒＳｉｎｇｌｅ
Ｔｒａｎｓｉｓｔｏｒ Ｍｅｍｏｒｙ Ｃｅ１１ｓ
Ｊに述べられている。
第２図は第１図による回路の変形を示すもので、これに
おいてはトランジスタ１及び５はエンハンスメント型で
ありまたトランジスタ２はディプレッション型である。
第１図では抵抗である負荷素子３Ｇ及び４０はディプレ
ッション型のＭＯＳトランジスタ３及び４によって代え
られている。
その際トランジスタ４のゲート端子は節点２３と接続さ
れまたトランジスタ３のゲート端子は端子３１と接続さ
れている。
負荷素子としてディプレッション型のＭＯＳ）ランジス
タを使用することは、装置が比較的容易に集積可能であ
りまた基準電圧ＵＲが不要になるという利点をもつ。
これは、ゲート端子２１が地気電位にある時は、トラン
ジスタ２が導通することができるということに基因する
ものである。
トランジスタ１及び５がエンハンスメント型でありまた
トランジスタ２，３及び４がディプレッション型である
ような第３図による回路変形では、トランジスタ２のゲ
ート端子並びにアドレストランジスタ５のゲート端子は
ワード線５１と接続されている。
第４図の回路変形は第３図による回路と、トランジスタ
３のゲートもワード線５１と接続されている点で異って
いる。
第３図及び第４図による回路変形は、設計が共通なゲー
ト結線、従って回路の集積によって更に簡易化されるこ
とができるという利点をもっている。
第２図乃至第４図による回路の動作様式は、既に第１図
に関連して述べた動作様式に対応する。
第５図に示すものは、第４図に示された回路装置のアル
ミニウムゲート技術によるレイアウトである。
既に他の図と関連して述べられた第５図の部分は同じ符
号をもっている。
半導体材料中に配置された拡散路乃至拡散領域は線形を
つげた面によって示されている。
線形のついていない太線で囲まれた面はその上に配置さ
れたアルミニウム導電路乃至アルミニウム範囲を示す。
アルミニウム及び半導体基板間に配置された絶縁層は簡
単にするため示されていない。
黒い点のついた範囲はアルミニウム導電路乃至アルミニ
ウム範囲及び半導体基板における拡散領域間の接触孔部
を示す。
ディプレッション型トランジスタは小さい十字符号を備
えた面によって示されている。
エンノ・ンスメント型トランジスタ＆χ小さい同符号を
備えた面によって示されている。
ｐチャンネルトランジスタの使用の際は線形のついてい
る範囲はｐ型ドーピングされ、線形のついていない半導
体基板８はｎ型ドーピングされている。
【図面の簡単な説明】
第１図は本発明による３トランジスタ記憶素子の回路図
、第２図は第１図に示された回路の変形、第３図は第２
図に示された回路の変形、第４図は第２図に示された回
路の別の変形、第５図は第４図による回路装置のレイア
ウトを示す。 １．２，３，４，５・・・・・・トランジスタ、８・・
・・・・半導体基板、ＩＬ３１・・・・・・給電電圧端
子、２１・・・・・・ゲート端子、２２，２３・・・・
・・節点、３０゜４０・・・・・・負荷素子、５１・・
・・・・ワード線、５２・・・・・・ビット線。

Claims (1)

  1. 【特許請求の範囲】 １ 第１負荷素子４０と第２負荷素子３０及び第１のト
    ランジスタ２は互に直列に接続され、その除温１の負荷
    素子４０の一つの端子は給電電圧を印加するための第」
    の端子１１と接続され、第１の負荷素子４０の他の端子
    は記憶素子の第１の節点２３と接続され、第１のトラン
    ジスタ２のドレイン（ソース）端子は第１の節点２３と
    接続されまた第１のトランジスタ２のソース（ドレイン
    ）端子は第２の節点２２において第２の負荷素子３０の
    一つの端子と接続されており、また第２の負荷素子３０
    の他の端子は給電電圧を印加するための第２の端子３１
    と接続されていること、第２のトランジスタ１のドレイ
    ン（ソース）端子は第１の端子１１と接続されているこ
    と、第２のトランジスタ１のソース（ドレイン）端子は
    第２の負荷素子３０および第１のトランジスタ２とが互
    に接続されている第２の節点２２と接続されていること
    、第２のトランジスタ１のゲート端子は第１の節点２３
    と接続されていること、第２の節点２２はアドレストラ
    ンジスタ５を介してビット線５２と接続されていること
    、またアドレストランジスタのゲート端子はワード線５
    １と接続されていることを特徴とする３トランジスタス
    タテイツク記憶素子。 ２ 負荷素子３０，４０として抵抗が使用されること、
    第１のトランジスタ２、第２のトランジスタ１及びアド
    レストランジスタ５はエンハンスメント型であること、
    第１のトランジスタ２のゲート端子に基準電位が印加可
    能であること、またアドレストランジスタ５は第２の節
    点２２と接続されていることを特徴とする特許請求の範
    囲第１項記載の記憶素子。 ３ 負荷素子３０，４０としてディプレッション型電界
    効果トランジスタ３，４が使用されており、その際この
    電界効果トランジスタのゲート端子はそれのドレイン（
    ソース）端子と接続されていること、また第２のトラン
    ジスタ１およびアドレストランジスタ５はエンハンスメ
    ント型であり、第■のトランジスタ２はディプレッショ
    ン型であることを特徴とする特許請求の範囲第１項記載
    の記憶素子。 ４ アドレストランジスタ５は一方ではビット線５２と
    また他方では第２の節点２２と接続されていること、ま
    たワード線５１はアドレストランジスタ５のゲート端子
    および第１のトランジスタ２のゲート端子と接続されて
    いることを特徴とする特許請求の範囲第３項記載の記憶
    素子。 ５ 負荷素子３０，４０としてディプレッション型の電
    界効果トランジスタ３，４が使用され、その除温１の電
    界効果トランジスタ４のゲート端子はそれのドレイン（
    ソース）端子と接続されており、第２のトランジスタ１
    とアドレストランジスタ５はエンハンスメント型であり
    、第１のトランジスタ２はディプレッション型であるこ
    と、またアドレストランジスタ５は一方ではビット線５
    ２とまた他方では第２の節点２２と接続されていること
    、また第１のトランジスタ２、第２の負荷素子としての
    トランジスタ３およびアドレストランジスタ５のゲート
    端子はワード線５１と接続されていることを特徴とする
    特許請求の範囲第１項記載の記憶素子。 ６ トランジスタとしてＭＯ８電界効果トランジスタが
    使用されていることを特徴とする特許請求の範囲第１項
    乃至第５項のいづれかに記載の記憶素子。
JP51049787A 1975-04-30 1976-04-30 ３トランジスタスタテイツク記憶素子 Expired JPS5846796B2 (ja)

Applications Claiming Priority (1)

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Publications (2)

Publication Number Publication Date
JPS51134035A JPS51134035A (en) 1976-11-20
JPS5846796B2 true JPS5846796B2 (ja) 1983-10-18

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ID=5945460

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DE (1) DE2519323C3 (ja)
FR (1) FR2309952A1 (ja)
GB (1) GB1550471A (ja)
IT (1) IT1060025B (ja)
NL (1) NL7604639A (ja)

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