JPS6025837B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6025837B2
JPS6025837B2 JP53113344A JP11334478A JPS6025837B2 JP S6025837 B2 JPS6025837 B2 JP S6025837B2 JP 53113344 A JP53113344 A JP 53113344A JP 11334478 A JP11334478 A JP 11334478A JP S6025837 B2 JPS6025837 B2 JP S6025837B2
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    • H—ELECTRICITY
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Description

【発明の詳細な説明】 この発明は電気的にデータの書き込みおよび消去が可能
な半導体記憶装置に関する。
現在、ＥＰ−ＲＯＭ（Ｅｒａｓａｂｌｅ Ｐ−ＲＯＭ）
としてはフローティングゲート型とＭＮＯＳ型のものが
良く使われている。
フローティングゲート型のＥＰ−ＲＯＭでは記憶内容を
消去する方法として、紫外線を照射して消去する方法と
電気的に消去する方法の２つがある。紫外線で消去する
方法では装置の構成素子は少なくてすむが消去時間が長
くかかり、電気的に消去する方法では短時間に消去する
ことができるので、消去に関しては電気的消去のほうが
望ましい。第１図は電気的にデータの書き込みおよび消
去を行なう従来の半導体記憶装置の構成図である。図に
おいてｌａｏ，ｌａ．・・・・・・１ム，ｌｑ……はそ
れぞれメモリセルで、各メモリセルは直列接続されたＭ
ＯＳ型電界効果トランジスタ２とフローティングゲート
型電界効果トランジスタ３とから構成されている。電気
的にデータの葺き込みおよび消去を行なう場合、書き込
み時と消去時には各メモリセルのフ。ーティングゲート
型電界効果トランジスタ３のゲートに互に逆極性の電圧
を印加する必要があるため、この各フローティングゲー
ト型電界効果トランジスタ３のゲートは基板とは電気的
に絶縁されていなければならない。このために上記各ト
ランジスタ３のゲートはデコードに使用できず、デコー
ドのために各ＭＯＳ型電界効果トランジスタ２が各メモ
リセルに設けられている。すなわち、各ＭＯＳ型電界効
果トランジスタ２と共にＭＯＳ型電界効果トランジスタ
４ａ，４ｂ，……で〆モリセルｌａの ｌａ，，・・・
…，ｌｂｏ，ｌｂ，，・・…・の行、列を指定して特定
のメモリセルを選択している。第２図は上記〆モリセル
の１つを抜き出して示す断面図である。このように電気
的にデータの書き込みおよび消去を行なう従来の半導体
記憶装置では、紫外線でデータ消去する半導体記憶装置
の各メモリセルが１つのフローティングゲート型電界効
果トランジスタで構成されているのに対して、各メモリ
セルには２つのトランジスタを設ける必要があり、素子
数が極めて多くなるといった欠点がある。この発明は上
記のような事情を考慮してなされたものであり、その目
的とするところは短時間にデ−夕の消去が行なえると共
に素子数の少ない半導体記憶装置を提供することにある
以下図面を参照してこの発明の一実施例を説明する。
第３図はこの発明の半導体記憶装置の一実施例を示す構
成図である。
１１も，１１ａ．・・・・・・，１１ち，１１０，……
はそれぞれメモリセルとなるフローテイングゲート型電
界効果トランジスタ（以下単にトランジスタと略称する
）である。
上記トランジスター ｌａｏ，１ １ａ，……それぞれ
のドレイン（あるいはソース）は並列的に列線１２ａに
接続され、さらにトランジスタ１１ｂの １１ｂ，，・
・・・・・それぞれのソース（あるいはドレイン）は並
列的に列線１２ｂに接続される。以下同様にしてトラン
ジスター１それぞれのソース（あるいはドレィン）は並
列的に列線１２に接続される。上記列線１２ａ，１２ｂ
，…・・・には、図示しない列デコーダの出力をゲート
入力とするＭＯＳ型電界効果トランジスタ１３ａ，１３
ｂ，……それぞれのソース（あるいはドレィン）が接続
され、さらにこれらのＭＯＳ型電界効果トランジスタ１
３ａ，１３ｂ，・・・…のドレイン（あるいはソース
）は図示しないセンスアンプ等の周辺回路に接続される
。また上記トランジスター１も １１ａ，，・・・・・
・，１１ｂ，１ １ｂ．，……それぞれのソース（ある
いはドレィン）は電源Ｎｓｓ（通常は接地電位点）に接
続される。さらにトランジスター１も，１１ｂｏ，・・
・・・・それぞれのゲートは行線１４ｏに接続され、さ
らにトランジスターｌａ，，１１ｂ，，……それぞれの
ゲートは行線１４，に接続される。以下同様にしてトラ
ンジスターｌａｊ，１１ｂｉ，…・・・（図示せず）の
ゲートは行線１４ｉ（図示せず）に接続される。上記行
線１４ｏ，１４，…・・・は前記列線１２ａ，１２ｂ，
・・・・・・と共にメモリセルを選択するためのもので
あり、行線１４ｏ，１４，，・・・・．・それぞれには
行アドレスを入力信号とする行デコーダ１５の出力信号
すなわち行選択信号が伝送される。また第３図において
１６ｏ，１６１，……は、各メモリセルにおけるデータ
の書き込みおよび消去を行なうための書き込み・消去回
路である。この書き込み・消去回路１６ｏ，１６・，・
・・・・・それぞれの端子１７ｏ，１７，，・・・・・
・は上記行デコーダ１５の行選択信号出力端にそれぞれ
接続され、端子１８ｏ，１８，，・・・・・・は前記行
線１４ｏ，１４１，・・・・・・にそれぞれ接続される
と共に抵抗１９ｏ，１９，，・・・・・・それぞれの一
端に接続される。そして上記抵抗１９ｏ，１９，，・・
・・・・それぞれの池端は各メモリセルにおけるデータ
の読み出し、書き込み時および消去時に正負両極性の電
圧が印加される端子２０に接続される。すなわち、上記
書き込み・消去回路１６ｏ，１６，は行デコーダ１５と
行線１４ｏ，１４・，・・・・・・それぞれとの間に挿
入された構成となっている。第４図ａは上読書き込み・
消去回路１６の素子構造を示す平面図、同図ｂはその断
面図である。
図において３０は前記トランジスター１も，１１ａ，，
・・・・・・，１１ｂ，１１０，・・・・・・が形成さ
れる半導体基板と同一の基板で、Ｐ型の導電型を有して
いる。この基板３０の表面領域にはＮ型の導電型を有し
た第１の半導体領域３１が形成されていて、この第１の
半導体領域３１からは前記端子１７が導出される。さら
に上記第１の半導体領域３１の表面領域にはＰ型の導電
型を有した第２の半導体領域３２が形成されている。そ
してこの第２の半導体領域３２からは前記端子１８が導
出される。第５図は上記第４ａあるいはｂに示す書き込
み・消去回路１６のシンボル図である。
図においてダイオード３３は前記第２の半導体領域３２
と第１の半導体領域３１のＰＮ接合によって形成される
ダィオ−ドであり、またダイオード３４は前記第１の半
導体領域３１と基板３０のＰＮ接合によって形成される
ダイオードである。次に上記のように接続された装置の
動作を説明する。
先ずデータの書き込みを行なう場合、行デコーダ１５と
図示しない列デコーダによって任意のメモリセル（トラ
ンジスタ）を選択すると共に、端子２０に例えば十２５
（Ｖ）の書き込み電圧を印加する。メモリセル選択時、
例えば書き込み・消去回路１６ｏの端子１７ｏに接続さ
れた行デコ−ダ１５の行選択信号が“１”レベル例えば
十２５（Ｖ）であれば、第５図の２つのダイオード３３
，３４のカソード共通接続点も“１”レベル（例えば十
２５（Ｖ））となる。このとき端子１８には抵抗１９を
介して十２５（Ｖ）の書き込み電圧が印加しているので
、ダイオード３３はオフとなり、抵抗１９を介して行線
１４ｏは十２５（Ｖ）に保持される。ここでＭＯＳ型電
界効果トランジスタ１３ａがオンし、列線１２ａが選択
されているとすると、トランジスタ１１ａｏが選択され
たことになり、このトランジスタ１１ろのソース（ある
いはドレィン）にはＭＯＳ型電界効果トランジスター３
ａを介して駆動電圧が与えられると共に、ゲートには十
２５（Ｖ）の書き込み電圧が与えられる。書き込み電圧
がゲート及びドレィンに与えられることにより、このト
ランジスタ１１４のフローテイングゲートには電子が注
入され、データの書き込みが行なわれる。またこのとき
ダイオード３４は逆バイアス状態なので、選択されたメ
モリセルすなわちトランジスタ１１ろのゲートと前記基
板とはこのダイオード３４によって電気的に絶縁される
ことになる。一方行デコーダ１５の行選択信号が“０”
レベル（例えば０（Ｖ））であればダイオード３３は順
方向にバイアスされるので、端子２０より抵抗１９，ダ
イオード３３を介して流れる電流は行デコーダより放電
され、端子１８は“０”レベル（例えばほぼ０（Ｖ））
となり、トランジスター１のゲートには書き込み電圧が
かからないので、この場合の行選択線のトランジスタに
は書き込みは行なわれない。さらにいったん書き込まれ
たデータを読み出す場合には、端子２０‘こ前記書き込
み電圧よりも低い正の電圧例えば十５（Ｖ）を印加する
。
そして行デコーダ１５の行選択信号のレベルに応じて行
線１４ｏ，１４，，・・・・・・それぞれに“１”レベ
ル、“０”レベルの信号が現われ、各メモリセルとなる
トランジスタ１１ろ，１１ａ，，……，１１戊，１１０
，…・・・に記憶されているデータが読み出し可能な状
態となる。次にデータの消去を行なう場合には、端子２
０に負の電圧例えば一４０（Ｖ）の消去電圧を印加する
。
このとき書き込み・消去回路１６においてダイオード３
３は逆バイアス状態にあるので、行線１４ｏ，１４・，
・・・・・・はそれぞれ抵抗２０を介して−４０（Ｖ）
に保持される。すなわち、このときトランジスタ１ １
ａｏ，１ １ａ，，……，１ １ｂ。，１１０，……そ
れぞれのゲートには−４０（Ｖ）の消去電圧が与えられ
、さらにＶｓｓとして例えば十４０（Ｖ）の電圧を与え
れば、各トランジスタのゲート下で、ブレークダウンが
起こり電子一正孔対が発生する。この後各トランジスタ
のフローティングゲートには正孔が注入され、データの
消去が行なわれる。このように本願ではデータの消去を
電気的に行なっているため、短時間で消去が行なえる。
さらに従釆の電気的にデータを書き込み、消去する半導
体記簾装置における各メモリセルは、それぞれＭＯＳ型
電界効果トランジスタとフローティングゲート型電界効
果トランジスタの２つのトランジスタで構成しているが
、本願では１つのフローナィングゲート型電界効果トラ
ンジスタ１１で構成している。そしてメモリセルを１つ
のトランジスタで構成する代わりに２つのダイオード３
３，３４からなる書き込み・消去回路１６を行デコーダ
１５の行選択信号出力端の数だけ設けているが、これを
設けることによって、紫外線でデータを消去する半導体
記憶装置の構成素子によりわずかに素子数が増加する程
度である。なおこの発明は上述した一実施例に限定され
るものではなく、例えば各メモリセルはそれぞれフロー
ティングゲート型電界効果トランジスタである場合につ
いて説明したがこれはＭＮＯＳ型電界効果トランジスタ
を用いても良いことはもちろんである。
又さらに各トランジス外まＮチャンネルの場合について
説明をしたが、印加電圧、基板、などの導軍型を逆にと
れば、Ｐチャンネルの場合にも適用されることはもちろ
んである。以上詳述したようにこの発明によれば、短時
間にデータの消去が行なえると共に素子数の少ない半導
体記憶袋贋を提供することができる。
【図面の簡単な説明】
第１図は従来の半導体記憶装置の構成図、第２図は上記
装置におけるメモリセルの断面図、第３図はこの発明の
一実施例の構成図、第４図ａは上記実施例の構成図から
一部分を抜き出して詳細に示す平面図、第４ｂはその断
面図、第５図は第４図ａおよびｂのシンボル図である。 １１念，１１ａ，，１ １ｂ〇，１１ｂ，…フローテイ
ングゲート型電界効果トランジスタ、１２ａ，Ｉ２ｂ・
・・列線、１ ３ａ，１ ３ｂ・・・ＭＯＳ型トランジ
スタ、１４ｏ，１４．・・・行線、１５…行デコ−ダ、
１６ｏ，１６．・・・書き込み・消去回路、１９ｏ，１
９，…抵抗、３０・・・基板、３１・・・第１の半導体
領域、３２・・・第２の半導体領域、３３，３４…ダイ
オード。第１図 第２図 第３図 第４図 第５図

Claims (1)

    【特許請求の範囲】
  1. １ マトリクス状に配設されたそれぞれ１つの絶縁ゲー
    ト電界効果トランジスタからなるメモリセルと、上記メ
    モリセルを選択するための選択信号を発生する行デコー
    ダと、上記選択信号を伝送する複数の行線と、上記メモ
    リセルと同一の半導体基板の表面領域に設けられこの半
    導体基板とは逆の導電型を有し上記行デコーダの各選択
    信号出力端に接続される複数の第１の半導体領域と、上
    記各第１の半導体領域の表面領域に設けられ上記半導体
    基板と同一の導電型を有し上記各行線に接続されると共
    に、上記メモリセルのデータ読み出し時、データ書き込
    みおよびデータ消去時に応じた極性の電圧が複数の各負
    荷抵抗を介して選択的に印加される複数の第２の半導体
    領域とを具備したことを特徴とする半導体記憶装置。
JP53113344A 1978-09-14 1978-09-14 半導体記憶装置 Expired JPS6025837B2 (ja)

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