JPS5847192B2 - 電子制御模様縫ミシン - Google Patents

Description

【発明の詳細な説明】 本発明は、布と針との相対的位置を変化させ、縫い目に
より模様を形成する模様形成装置を備えたミシンの制御
装置に関するものであり、特に、電子的記憶装置に縫い
目制御に関する信号を記憶していて、電子制御により縫
い自模様を形成するようにした電子制御装置に関する。

現在広く実用化されているこの種のミシンは機械的記憶
装置例えば模様カムを用いて模様を縫製するものである
が、記憶容量の増大に伴って機構が複雑化し、その収容
スペースが不足したり、重量の増大や操作性が悪くなる
等の欠点がある〇一方、電子的記憶装置を用いて模様形
成装置を制御する方法が提案されており、これは記憶容
量の増大に対処し得るものであるが、その場合、記憶内
容を効果的に利用して模様の多様化に充分応えられるよ
うなものが望まれる。

本発明はかかる要望に応えるべく開発されたものであり
、その目的とするところは、縫い目制御に関する信号を
電子的記憶装置に記憶させておき、電子制御により縫い
自模様を形成可能にした当制御方式がその適用に当って
は、電子的記憶装置の記憶容量の有効利用あるいは模様
の多様化への対処等効果的利用につながるようにしてい
る一制御方式を提供しようとするものである。

以下本発明の実施例を図面によって説明すると、第１図
は本発明に係るミシン概略図であり、１はミシン機枠、
２は上軸、３は下軸、４は針棒、５は布送り歯、６は糸
輪捕捉装置であり、電動機等により上軸２が回転される
と針棒４はクランク機構等を介して上下運動せしめられ
、下軸３はタイミングベルトγを介して回転され、更に
糸輪捕捉装置６が運動せしめられる。

１０は模様形成装置であり、該装置からの振巾調節用出
力は振巾調節用出力８を介して振巾調節腕９に揺動運動
を与え、且つ振巾ロッド１１を介して針棒４に針振中運
動を与える。

また模様形成装置１０は布送り調節用出力を布送り調節
出力腕１２に与え、送り調節腕１３に揺動運動を与えて
送り調節ロッド１４を介して送り歯５に布送り運動を与
える。

更に模様形成装置１０は後記する第２図（または第４図
）で示した制御回路から出力される縫い目制御信号を駆
動用ソレノイドｓ。

、ｓｌ、ｓ２またはＳ′ｏｓ Ｓ’１ ＋Ｓ′２が受け
、後述するような方法で針振中位置と布送り量等を制御
する。

２０は前記制御回路の収納部を示している。

１５はホトトランジスタで、上軸２に固着されたしやへ
い板１６の切欠部１７から発光ダイオード１８の光を受
け、ミシン回転に同期した信号を制御回路に出力する。

ミシン前面に配設されたＳＷ０〜ＳＷ６は模様選択スイ
ッチであり、該スイッチを操作者が操作することにより
必要な縫い自模様を選択することが出来る。

模様形成装置１０は加算機構（図示せず）とその駆動用
ソレノイドＳ。

＋ Ｓｌ ｔ ８２ とで一組となる加算装置および別
の加算機構（図示せず）とその駆動用ソレノイドＳ。

＋ Ｓ １ ｗ Ｓ ２とで一組となる加算装置を針振
中脚節用および布送り調節用に備え、これら加算装置の
各出力腕８，１２より振巾調節腕９及び送り調節腕１３
にそれぞれ運動量を与える。

これら加算装置は各ソレノイドＳ。、 Ｓ１ｊ Ｓ２お
よびＳ’０ ＋ Ｓ’１ 、Ｓ’２をそれぞれ単独に動
作させることにより相対比１：２：４の変位量を各出力
腕８．１２に与え、これらを組合わせることによって変
位量は加算され結局各々０から６の変位量を与えること
が出来るように構成している。

つぎに模様形成装置１０に縫い目制御信号を与える制御
回路の構成を説明すると、第２図は本発明の実施例を示
す制御回路図で、線図は説明を簡単にするために針振小
制御に関して記載しであるが、布送り制御に関しても同
様な構成または一部共用化して制御し得る。

而して第２図において５ｗ１−５ｗ５は常開の模様選択
スイッチで各一端が接地され、各他端がＮＡＮＤ回路Ｎ
ＡＩを介して単安定回路ＭＭ１のトリガ用端子Ｃｐに接
続されるとともに前記スイッチの操作状態を論理値１１
１を含まないことを条件として０００〜１００にエンコ
ードするためにＮＡＮＤ回路ＮＡＩ 。

ＮＡ２．ＮＡ３を介してラッチ回路Ｌ１ の入力側に接
続されている。

なおＶｃｃ は制御用の直流電源であり、Ｒ１は通常用
いられる制限抵抗である。

前記単安定回路ＭＭＩの肯定出力端子Ｑは前記ラッチ回
路Ｌ１ のトリガ用端子ｃｐに接続され、前記各スイッ
チＳＷ１〜ＳＷ５のいずれかが操作されたときラッチ回
路の出力側端子ｄ３．ｄ２．ｄ１に前記エンコードされ
た信号を出力するようになっている。

Ｃはマスタースレーブ方式で構成されているカウンタで
リセット用端子Ｒが前記単安定回路ＭＭＩの否定側出力
端子局に接続されており、５ビツトの各出力端子Ａ。

−Ａ４は電子的記憶線量ＲＯＭの各入力端子Ａ’ｏ−’
−Ａ’、にそれぞれ接続されていて入力端子Ｃｐに後記
するパルス人力φ１を受ける毎にこれを計数して記憶装
置ＲＯＭのアドレスを進めるようにしているものであり
、所定の総計数値を有していて、該総計数値は、記憶装
置ＲＯＭが複数の模様について各縫い目制御信号を縫い
日毎に１つずつ読み出して行く様にしているその各記憶
場所の総数を包含した数であり、その数は後記する第１
表におけるアドレスの総数で示されるものであって、本
実施例においては２５である。

このことを云いかえると本実施例において１人力Ａ４．
Ａ３．Ａ２．Ａ１．Ａｏが１０進数における２５即ちコ
ード１１００１に達すると次は０即ちｏｏｏｏｏに戻る
ようになっていて、この場合のミシンが縫製可能にして
いる複数の模様にわたっての総計縫い目数に相当する数
の各縫い目制御信号を、この２５個の記憶場所に配置し
て記憶している。

前記記憶装置ＲＯＭの各出力Ｄ１゜Ｄ２．Ｄ３は前記ラ
ッチ回路Ｌ１ の出力ｄ１ ｓ ｄ２ ＋ｄ３とそれぞ
れ対をなして排他的ＯＲ回路ＥＸＯＲＩ 、ＥＸＯＲ２
、ＥＸＯＲ３の入力をなし、該排他的ＯＲ回路の各出力
がＯＲ回路ＯＲＩの各入力をなし、該ＯＲ回路の出力が
ＡＮＤ回路ＡＮＤ１の一方の入力をなし、該ＡＮＤ回路
の他方の入力は記憶装置ＲＯＭの各出力Ｄ１．Ｄ２．Ｄ
３を入力とするＯＲ回路ＯＲ２の出力を受け、該ＡＮＤ
回路ＡＮＤ１の出力はＤ型フリップフロップ回路Ｆ／Ｆ
のデータ端子りに接続されている。

図示していないが前記フリップフロップ回路は制御用電
源Ｖｃｃが投入されたときにその出力ＱがＯにリセット
されるようになっており、該出力端Ｑは無安定回路ＡＭ
のリセット用端子Ｒに接続され、該無安定回路ＡＭのパ
ルス出力端φ１が遅延回路ＴＤの入力端ＩＮに接続され
るとともに前記カウンタＣの入力端Ｃｐに接続されてい
る。

そして前記遅延回路ＴＤの出力端φ２ と前記単安定回
路ＭＭ１の肯定側出力端ＱとがＮＯＲ回路Ｎ０ＲＩを介
してその出力φ３が前記フリップフロップ回路Ｆ／Ｆの
トリガ用端子Ｃｐに接続されている。

前記記憶装置ＲＯＭの各出力のうちＤｌ、Ｄ２．Ｄ３は
ＡＮＤ回路ＡＮＤ２の各入力をなし該ＡＮＤ回路の出力
がマスタースレーブ型３ビツト全加算器ＦＡの２ビツト
入力の上位ビットとし、出力り。

が下位ビットとしている。

そして加算器ＦＡの出力Ｂ。

ｆ Ｂ、 ｌ Ｂ２よりなるコードが該加算器の被加算
数として帰還されて入力をなしている。

前記加算器はリセット端子Ｒが前記単安定回路ＭＭＩの
否定側出力端子Ｑに接続され、トリガ用端子ｃｐがＮ０
Ｒ１の出力φ３を受けており、そのパルス信号φ３を受
ける毎に該加算器の３ビツトの出力コードに記憶装置Ｒ
ＯＭからの２ビツトの加算数を加えて３ビツトのコード
を出力するところの出力カウンタの主たる要素をなして
いて、その加算による計数は、後記する如く、前記カウ
ンタＣの計数に応じて進行するものであり、且つ該加算
による計数の１サイクルが前記カウンタＣの総計数値を
分割した数からなっていて、該計数のサイクルを繰り返
すことによって記憶装置ＲＯＭにおける前記各記憶場所
の総数にわたってその進行数を順次計数するようになっ
ている。

本実施例においては前記加算器は１０進数におけるＯ〜
６の出力を可能としており、３ビツト出力のうち１１１
を禁止させている。

前記加算器の出力はラッチ回路Ｌ２の入力をなし、該ラ
ッチ回路の各出力Ｏ８゜０１．０２は前記模様形成装置
１０の各ソレノイドＳｏ、Ｓｌ、Ｂ２にそれぞれ接続さ
れている。

Ｐ、Ｓは前記ホトトランジスタ１５を主たる要素とする
位置検出器で、ミシン上軸２が１回転する毎の針棒所定
の位置においてその出力端ＯＵＴに接続の単安定回路Ｍ
Ｍ２のトリガ用端子ｃｐにミシン回転との同期信号を送
ってそのとき該単安定回路の否定側出力端子Ｑに接続の
前記フリップフロップ回路Ｆ／Ｆのプリセット用端子Ｐ
ｓ及びラッチ回路Ｌ２のトリガ用端子Ｃｐに信号を与え
てその立下りで該フリップフロップ回路をプリセットし
且つ加算器ＦＡの出力をラッチ回路Ｌ２がラッチして模
様形成装置１０に出力するようになっている。

前記記憶装置ＲＯＭは第３図の如き複数の模様を形成す
るために、入力Ａ′４１ Ａ’３１ Ａ’２１ Ａ’１
１Ａ′ｏよりなるアドレスコードが１０進数におけるＯ
〜２５に対応して後述する如く一例として第１表に示し
た端子Ｄ３ ＋ Ｄ２ ＋ Ｄｌ ＋ Ｄ□に出力する
ための各信号を記憶している。

以上の構成において、第２図を参照して制御用電源Ｖｃ
ｃ を投入すると、フリップフロップ回路Ｆ／Ｆの出力
Ｑは論理値Ｏとなり、無安定回路ＡＭのパルス出力φ１
はない。

つぎに任意の模様例えば第３図の模様３を選択するため
に模様選択スイッチＳＷ３を操作すると、ラッチ回路Ｌ
１の出力ｄ３．ｄ２．ｄ１は論理値０１０にラッチされ
る。

このときカウンタＣおよび加算器ＦＡはリセットされる
。

カウンタＣは第１表における最初のアドレスＯとなり、
記憶装置ＲＯＭの出力コードＤ３゜Ｄ２．Ｄｌ、Ｄｏは
表の対応によってｏｏｏｏとなる。

よってＯＲ回路ＯＲ２の出力をＯにし、ラッチ回路Ｌ１
の出力ｄ１．ｄ２．ｄ３の値と無関係にフリップフロッ
プ回路Ｆ／Ｆのデータ端子りをＯとなしてその出力Ｑは
反転しない。

よって無安定回路Ａ、Ｍの出力φ１はなくカウンタＣは
動作しない。

加算器ＦＡはスイッチＳＷ３を操作した後単安定回路Ｍ
ＭＩが不動作となってリセットは解かれるが）加算入力
ＡＮＤ２ 、ＤｏはＯＯであるので出力Ｂ２． Ｂ１．
Ｂｏは単安定回路ＭＭ１の肯定側出力Ｑの立下り時に
おけるＮＯＲ回路Ｎ０ＲＩの出力φ３によってリセット
値が加算されることなく０００である。

つぎにミシンが回転して位置検出器Ｐ、Ｓが所定の位置
に到達すると単安定回路ＭＭ２はトリ力されてその出力
Ｑによってラッチ回路Ｌ２をトリガし、前記出力Ｂ２．
Ｂ１．Ｂｏを端子０２．Ｏｌ、Ｏｏにラッチし模様３の
第１針目信号０００を模様形成装置１０に出力する。

同時に単安定回路ＭＭ２の出力信号Ｑはフリップフロッ
プ回路Ｆ／Ｆをプリセットし、無安定回路ＡＭのリセッ
トを解きミシン回転周期より著しく速い周期の連続パル
ス出力φ１かカウンタＣをカウントアツプする。

前記カウンタはマスクスレーブ方式のためパルスφ１の
立下り毎にそのカウントされた内容を端子Ａ。

−Ａ４から出力する。そして最初のカウントによりその
１０進出力が１になり、即ち第１表のアドレス１に対応
し記憶装置ＲＯＭの出力Ｄ３．Ｄ２．Ｄ１．Ｄｏが１１
１０となる。

この出力１１１０は加算器ＦＡの加算入力ＡＮＤ２．Ｄ
。

をコード１０即ち１０進数２として出力Ｂ２．ＢｌＢｏ
を前記第１針目の信号０００から０１０とする。

このときラッチ回路Ｌ１の出力ｃｔ３．ｃｔ２＋ｃｔ。
の０１０と出力Ｄ３．Ｄ２．Ｄ１の１１１とか比較され
てフリップフロップ回路Ｆ／Ｆのデータ端子りを１とな
してその出力Ｑは１を維持してカウンタＣはカウントを
進める。

そしてつぎのカウントによりアドレス２に対応して記憶
装置ＲＯＭの出力が０１００となると、ラッチ回路Ｌ１
の出力０１０と比較されてＯＲ回路ＯＲ１かＯとなり、
よってフリップフロップ回路Ｆ／Ｆのデータ端子りを０
にして遅延回路ＴＤの出力φ２の立下りにおいて出力Ｑ
を反転させ、パルスφ、は停止する。

記憶装置ＲＯＭの前記出力０１００は加算器ＦＡの加算
入力をＯＯとしてその出力０１０を変更しない。

つぎに引続きミシンが回転して位置検出器Ｐ、Ｓが所定
の位置に到達すると、ラッチ回路Ｌ２はトリガされて模
様形成装置１０に模様３の第２針目信号０１０を出力す
る。

同時にフリップフロップ回路Ｆ／Ｆはプリセットされ、
カウンタＣはカウントアツプする。

同様にして記憶装置ＲＯＭの出力Ｄ３．Ｄ２．Ｄ１が０
００または０１０になったとき毎にカウンタＣのカウン
トアツプは停止される。

即ち第３針目信号は第１表によりアドレス４に対応して
１００であり、第４針目はアドレス６に対応して１１（
ｈ第５針目はアドレス１０に対応して１００１第６針目
はアドレス１５に対応して０１０となり、それぞれミシ
ン回転毎に模様形成装置１０に出力される。

第１表によるコードの構成はカウンタＣのカウント能力
における最終カウント２５に対応して加算器ＦＡの出力
Ｂ２１Ｂ１．ＢｏがＯＯＯになっている。

即ち加算器ＦＡはカウンタＣの最終カウントにおいて出
力Ｂ２５Ｂ１．Ｂｏを０００にリセットする。

よって本動作例において第６針目のつぎにカウンタＣは
アドレス２５を出力した後頁にアドレスＯを出力してカ
ウントアツプは第１針目のために停止し、このときの記
憶装置ＲＯＭの出力ｏｏｏｏは出力Ｂ２＋Ｂ１．Ｂｏの
ＯＯＯを加算しない。

以後同様に模様３が繰り返される。

なお第３図は布送りはいずれも一定とした模様例を示し
ている。

つぎに第１表に示した記憶装置ＲＯＭの記憶内容の形成
について説明すると、まず第３図の各模様針振巾座標Ｏ
〜６のための加算器ＦＡの出力Ｂ２．Ｂ１．Ｂｏよりな
る座標コードＯＯＯ〜１１０を一例として第２表の如く
０００から順次増加して１１０になるまでを１サイクル
として、該サイクルを繰り返し列記する。

つぎにこの列記した順を送って且つそれぞれの模様の針
目番号順に第３図の模様番号を記載する。

例えば第２表において第２段のコード００１は模様４の
針目番号３の座標と一致するが、模様４はそれより上段
（１段）に針目番号２の配置かなされていないので空欄
とする。

これら各空欄のコードは−を以て削除する。

そして各模様に共通に含まれる座標コード０００と１１
０のみに対応して模様番号は重複して記載する。

この作業を各模様について完了するまで進める。

よって第２表で模様番号１が１〜７段で完了しているの
で８段の座標コード０００に対応して重複記載はしてい
ない。

つぎに記憶装置ＲＯＭの各出力Ｄ３．Ｄ２．Ｄ１．Ｄｏ
を決めるにあたってまず前記重複して記載された第１段
と第７段の出力をｏｏｏｏとする。

これは上位３ビツト０００が各模様に共通にＯＲ回路Ｏ
Ｒ２を介してフリップフロップ回路Ｆ／Ｆの出力をＯと
してカウンタＣのカウントを停止させるためであり箋こ
の３ビツトのＯＯＯと最下位ビットＯとが加算器ＦＡの
加算入力ＡＮＤ２．ＤｏをＯＯとしている。

よって第１表の表のアドレス０に対応してその第１段が
作成される。

つぎに第２表の第２段には該当模様かないので第３段に
移行させるため、即ち座標コードをＯＯＯからＯｌＯと
するために記憶装置ＲＯＭの出力を上位３ビツトが模様
選択信号を含まないところの１１１０とし、加算器ＦＡ
の加算入力ＡＮＤ２ 、Ｄｏを１０即ちｌＯ進加算数２
とする。

よって座標出力Ｂ２ ｙ Ｂ １ ＊ ＢＯは００１を
出力することなしに０１０となる。

よって第１表のアドレス１に対応する第２段が作成され
る。

つぎに座標コードを進めることなしに、模様３が選択さ
れたことを条件にしてそのコード０１０でカウンタＣを
停止させるために記憶装置ＲＯＭの出力は上位３ビツト
が０１０を含み（以下模様選択コードは上位３ビツトに
１１１を含んでいないのでＡＮＤ回路ＡＮＤ２はＯとな
り加算器ＦＡの上位加算ビットをＯとする）、且つ最下
位ビットがＯ即ち加算器ＦＡの加算数をＯとするところ
の０１００とする。

よって第１表のアドレス２に対応する第３段が作成され
る。

つぎに模様２が選択されたことを条件にしてそのコード
００１でカウンタＣを停止させ且つ座標コードを０１０
から０１１に進め、即ち１０進数の１を加算するために
記憶装置ＲＯＭの出力は００１１となり、第２表の第４
段が作成される。

同様にして第５〜９段が作成され、第１０段は第２表に
おいて空欄が２段続くので加算入力を１０進数で３進さ
せるために記憶装置ＲＯＭの出力は模様選択コードを含
まないところの１１１１となる。

同様に第２表の各段か作成されアドレス２５に対しては
模様５の選択コード１００が対応しており、よって模様
５が選択されるとカウンタＣはアドレス用出力２５で停
止するが、その他の模様のときはアドレスＯに移行する
。

そして記憶装置ＲＯＭの出力００００はアドレス２５に
おける出力Ｂ２．Ｂ１．Ｂｏの０００を加算しないもの
である。

これはアドレス２５で出力Ｂ２ ｓ Ｂｌ ＋ ＢＯを
リセットすることを意味している。

以上の如く、第１表における２５個のアドレスはカウン
タＣによって順次進められるものであって、この２５個
のアドレスの中に各模様の各縫い目制御信号の記憶場所
がすべて配置されている。

そして加算器ＦＡは、第１表あるいは第２表において、
記号Ｄ３．Ｄ２．Ｄ１よりなるコードカ烙模様番号との
対応をなしている各アドレス、即ち各縫い目制御に使用
されているデータのアドレスの位置を、記号Ｂ２．Ｂ１
．Ｂｏよりなるコードを用いて該コードがアドレスの進
行に応じて０００から順次増加して１１０になるまでを
１サイクルとして、該サイクルを繰り返すことによって
計数している。

なお第１表においてアドレス１５．１６はＢ３ ＋Ｄ２
．Ｄ１よりなるコードがそれぞれ０１０，０１１であっ
て１、模様番号３，４にそれぞれ対応していて、Ｂ２．
Ｂ１．Ｂｏよりなるコードは共に０１０であり、アドレ
スの進行に応じていないが、これはたまたまアドレス１
５あるいは１６のいずれかに配設すべき各縫い目座標が
互いに一致したために、例外的に生じたものである。

つぎに本発明の特徴の一つとしてこれら複数個の模様の
データを組合わせた模様の作成が可能であることを説明
すると、第３図の模様３と模様５のデータを第１表に基
づいて作成するために第２図の制御回路の一部を第４図
の如く変更する。

これは第１表においてアドレスが進むにつれて出力Ｄ３
．Ｄ２．Ｄ１が各模様に共通な０００および模様３に対
応する０ １０．模様５に対応する１００となったとき
カウンタＣを停止させるためであり、それによって第５
図の如く組合わせた模様が作成される。

第４図を具体的に説明すると、スイッチＳＷ６は第７図
の組合わせた模様を選択するための模様選択スイッチで
あり、該スイッチが操作されるとランチ回路Ｌ１の出力
ｄ３．ｄ２．ｄ１にはコード１０１がラッチされる。

インバータＩＮ１゜■Ｎ２はＡＮＤ回路ＡＮＤ１の入力
をなしているところのＯＲ回路ＯＲ３のラッチ回路Ｌ１
からの入力を前記コード１０１のときに０００として、
スイッチＳＷ６の操作時のみ記憶装置ＲＯＭの出力Ｄ１
を前記ＯＲ回路ＯＲ３の入力として有効にするための
ものである。

そして記憶装置ＲＯＭの出力Ｄ１ が共通の模様と模様
３，５に対してのみＯとなっているので、スイッチＳＷ
６が操作されたときにおいて第１表の出力Ｄ１ がＯで
あるところの各座標データＢ２．Ｂ１．Ｂｏがアドレス
の進行とともに第５図の模様が形成される。

以上の如く本発明は記憶装置ＲＯＭが個々の針目信号を
記憶するのでなくて例えば該記憶装置をアドレスすると
ころの一定周期信号を受けているカウンタ入力を選択的
に停止させるための信号を出力するものとし、そしてそ
の停止における前記記憶装置の出力に関連して加算器出
力をして選択された縫い模様毎に且つ針目番号に特定し
た座標に対応させるようにしたものであり、その適用に
当っては、記憶装置ＲＯＭの同一コードをも複数の針目
座標に対応可能にし、且つ本実施例で示した如く前記カ
ウンタの最終カウントにおいて加算器出力を特定なリセ
ット装置を用いることなしにＯＯＯにリセットし、その
リセット信号は必要に応じて特定な模様の針目コードと
して用いることも可能であり、記憶装置ＲＯＭの少ない
記憶内容で多くの模様を形成可能にし、しかも第５図の
如き複数個の模様のデータを組合わせた模様を作成する
ための回路構成も容易であり、記憶装置ＲＯＭをより多
くの模様のために有効に利用し得るものであって、工業
上実用上その効果の大きい創案である。

【図面の簡単な説明】

図面は本発明の実施例を示し、第１図は本発明のミシン
の概略図、第２図は本発明に係る制御回路図、第３図は
縫模様例、第４図は組合せ模様作成のための第２図の一
部変更図、第５図は組合せ模様例である。 図中１０は模様形成装置、スイッチＳＷ１〜ＳＷ６は模
様選択装置の主たる要素、ＲＯＭは電子的記憶装置、単
安定回路Ａ、Ｍ は発信器、Ｃはアドレスカウンタ、
フリップフロップ［２ｍ Ｆ ／ Ｆは停止装置の主た
る要素、加算器ＦＡは出力カウンタの主たる要素、検出
器Ｐ、Ｓは同期信号発生器の主たる要素である。

Claims (1)

【特許請求の範囲】
1. １ 布と針との相対位置を電気機械変換器により変化さ
   せて縫目を形成する模様形成装置を備えたミシンにおい
   て、複数の模様の中から所望の模様を選択するためにミ
   シン操作者により操作された模様に特有なコード信号を
   発生する模様選択装置と、前記複数の模様の各々に特有
   なコードを記憶している記憶装置にしてその記憶場所の
   順序を示すアドレスコードが前記複数の模様のそれぞれ
   の縫目座標を指定するコードに関連して対応し且つ各模
   様の個々に関しては前記特有なコードの記憶順序が縫目
   の順序を示す縫目信号の進行順に従ってなる電子的記憶
   装置と、ミシンの針上下運動と同期した信号を発生する
   同期信号発生器と、自走信号を発生する発信器と、前記
   同期信号発生器の信号に基づいて前記発信器の信号の計
   数を開始し前記記憶装置からデータを読み出すために複
   数の模様の該各データの記憶場所に順次対応せしめるカ
   ウンタであって所定の総計数値を有していて該総計数値
   が前記記憶場所の総数を包含しているアドレスカウンタ
   と、該アドレスカウンタの指定に基づく前記記憶装置の
   記憶場所からの出力信号を用いて前記記憶場所の総数に
   わたって該記憶場所の進行数を順次計数するものであり
   該計数の１サイクルが前記記憶場所の総数を分割した数
   からなっていて該計数のサイクルを繰り返すことによっ
   て前記記憶場所の総数にわたって計数しその結果を前記
   模様形成装置に与える出力カウンタと、前記記憶装置の
   出力信号を用いて前記選択された模様に特有なコード信
   号と一致した毎に前記アドレスカウンタの計数を停止さ
   せて当該出力信号に基づいて計数された前記出力カウン
   タの値を選択された模様の縫い目として前記模様形成装
   置に対して有効ならしめる停止装置とを設けてなる電子
   制御模様縫ミシン。