JPS6254517B2 - - Google Patents

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JPS6254517B2
JPS6254517B2 JP51090193A JP9019376A JPS6254517B2 JP S6254517 B2 JPS6254517 B2 JP S6254517B2 JP 51090193 A JP51090193 A JP 51090193A JP 9019376 A JP9019376 A JP 9019376A JP S6254517 B2 JPS6254517 B2 JP S6254517B2
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JP
Japan
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pattern
circuit
flip
stitch
output
Prior art date
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JP51090193A
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English (en)
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JPS5317461A (en
Inventor
Hideaki Takenoya
Hachiro Makabe
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Janome Corp
Original Assignee
Janome Sewing Machine Co Ltd
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Publication date
Application filed by Janome Sewing Machine Co Ltd filed Critical Janome Sewing Machine Co Ltd
Priority to JP9019376A priority Critical patent/JPS5317461A/ja
Priority to DE2734404A priority patent/DE2734404C2/de
Priority to US05/820,393 priority patent/US4141305A/en
Publication of JPS5317461A publication Critical patent/JPS5317461A/ja
Publication of JPS6254517B2 publication Critical patent/JPS6254517B2/ja
Granted legal-status Critical Current

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    • D—TEXTILES; PAPER
    • D05—SEWING; EMBROIDERING; TUFTING
    • D05B—SEWING
    • D05B19/00—Program-controlled sewing machines
    • D05B19/02—Sewing machines having electronic memory or microprocessor control unit
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/36—Nc in input of data, input key till input tape
    • G05B2219/36376—Read out of memory synchronized with machine driven axis
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/45—Nc applications
    • G05B2219/45195—Sewing machines

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Textile Engineering (AREA)
  • Sewing Machines And Sewing (AREA)

Description

【発明の詳細な説明】 本発明は布と針との相対的位置を変化させ、針
の縫い目により模様を形成する模様形成装置を電
子制御させるミシンに関するものであり、ミシン
による縫い目模様を作成するために極めて小形に
集積化可能な論理回路を構成することによつてミ
シン運転中の一針毎に縫い目制御信号を出力する
如くなし、大容量の縫い目制御信号発生機能をも
つた装置をミシン機枠内の限られたスペースに収
納可能にすると共に模様選択等の操作も簡略化し
たミシンを提供することにある。
現在広く実用化されているミシンは機械的記憶
装置、例えば各種の模様カムに従動子を追従させ
て模様を縫製するものであるが、多くの縫い模様
を記憶するためにはスペースの増大によりその模
様数が限定されることと重量が増大するなどの問
題があり、また記憶装置として紙テープ等に置き
換えることも考えられてきたが、縫い目制御信号
の読み出しに関して機械的駆動部を設けなければ
ならない等、従来の記憶装置を用いたミシンは構
造の規模や操作性の問題が根本的には改善されて
おらず、実用化に至つていない。
本発明は上記した従来の欠点を除去するものと
して、縫い目模様に応じた論理回路を構成し、ミ
シン回転に同期した信号を受ける毎にその論理回
路から縫い目制御信号を出力するようにしたこと
を特徴とするものである。
本発明の構成を次に説明すると、基本構成は第
１図に示す如きものであり、針振巾及び布送りに
ついては同一に表わすことができるのでその一方
のみを示すと、図示の如くパルス発生器２０、模
様選択装置３０、論理回路１００、駆動装置４０
よりなつている。論理回路１００はミシンの縫い
目模様の多様性に応じてその構成要素の数と回路
構成とが定められており、予め操作人によつて選
択された模様選択装置３０の信号を受け、ミシン
回路に同期して発生するパルス発生器２０の信号
を受ける毎に前記選択された模様に対応した縫い
目制御信号を駆動装置４０に出力するようになつ
ている。本発明は以上の如く論理回路１００が予
め選択された模様に対応して該論理回路の回路構
成で定まる模様制御信号を出力するようになつて
いるので、各模様構成に対しての該論理回路は、
縫い目毎の出力量を限定したり縫い目信号の順序
を指示するための外部回路を必要としないので、
該論理回路を変えるのみで別の模様信号を出力さ
せることが可能であり、変更も極めて簡単であ
り、模様データのみならず順序手段も含まれてい
るので、外部から模様選択信号と読み出し信号を
与えれば良く、複雑な読み出し回路手順を必要と
しない。
以下本発明の実施例を図面によつて説明すれ
ば、第２図は本発明のミシンの概略図であり、１
はミシン機枠、２および２′はそれぞれ針振巾用
および布送り用の電気機械的リンク機構で、前記
駆動装置４０の駆動機構部をなすもので、前記ミ
シン機枠１に装着されている。前記針振巾用の駆
動機構部２の出力は振巾ロツド３を介してばね５
の作用を受ける針棒支持体４に振巾運動を与え、
布送り用の駆動機構部２′は一般的な伝達機構を
介して布送り歯（図示せず）に運動量を与えるも
のである。
而して以下針振巾と布送りの各駆動装置は相互
に構造が同一であるので針振巾について説明する
と、前記駆動機構部２はねじ７でミシン機枠１に
支持台６が固定されており、該支持台に枢着され
且つ電磁駆動部９の回転軸歯車１０を介して回動
し針位置を変化させる位置決め装置１１に従動子
１２の一方の爪１２′が係合するようになつてい
る。前記位置決め装置１１は、回動位置によつて
その軸中心と、前記爪１２′が係合する前記係合
点との距離が変わることによつて針位置を変化さ
せる。なお８は解放カムで、前記位置決め装置１
１と同一の軸中心をもつてミシン上軸１３と関連
して回転しており、前記電磁駆動部９が位置決め
装置１１を回動させる際においては、ばね５の戻
り力による負荷が従動子１２から位置決め装置１
１に伝達しないようにするために、駆動部９に動
作信号の入る針位相においては従動子１２の他方
の爪１２″が該カム８の山部に係合して該従動子
の爪１２′を位置決め装置１１から解放するため
のものであり、該カム８の谷部に達した位相にお
いては電磁駆動部９には動作信号はなくなつてお
り、従動子の爪１２′が位置決め装置１１に係合
して針位置を決定するようになつている。２００
は前記パルス発生器２０の主要部をなすものであ
り、位置検出用のホールIC２０１に隣接する永
久磁石２０２の両側には上軸１３とともに回転し
該磁石と該ホールICとの中間に位置する一方の
磁気遮蔽板２０３と他方の磁気遮蔽板２０４とが
対向して配置されており、該遮蔽板２０３が前記
磁石と前記ホールICとを遮蔽する位置になつた
とき該ホールICは出力せず、遮蔽しない位置と
なつたときに出力して結局該ホールICはミシン
回転毎にほぼ対称の矩形波信号を発生するように
なつている。３０１〜３０５は模様選択用の押ボ
タンスイツチで、前記模様選択装置３０の主たる
要素をなすものである。１４は制御箱で、前記論
理回路１００と前記駆動装置４０の後記する駆動
回路部４００とが収納してある。
つぎに模様選択操作シスムと論理回路１００の
構成方法について説明すると（以下説明を容易に
するために、ミシンは前記５個の模様選択スイツ
チ３０１〜３０５の各々に対応して第３図に示す
如く５種類の縫い目模様即ち基本ジグザグ、３点
ジグザグ、ブラインドステツチ、ボタンホール前
進、ボタンホール後進の各模様情報を持つている
ものとする）、第３図において、２進コードのう
ちビツトNo.４、５、６を針位置座標に対応させる
ものとすると、その各針位置座標は図示のコード
になる。即ち例えば針位置の振巾における左端座
標０は２進コード000であり、右端座標６は110と
なる。ビツトNo.１、２、３は、各縫い模様の縫い
始めコード設定において模様選択スイツチ３０１
〜３０５の操作による模様選択に使用し、且つ一
つの縫い模様内において一定の縫い目を形成した
後において、それ以後の一定の縫い目を繰り返し
形成する場合に使用している。このことは一般の
模様カム等の使用では不可能な縫い目模様をも実
現しようとするものである。ビツトNo.７、８は一
つの縫い模様内において同一の針位置座標が２回
以上繰り返される場合に同一のコードを繰り返さ
ないために使用しているものである。又第３図に
おいて２進コードのそれぞれの時刻（ｎ）に対し
て次の時刻（ｎ＋１）、即ち次の縫い目信号がそ
れぞれ同一行に示してある。そして時刻（ｎ＋
１）の縫い目信号をつぎの行の時刻（ｎ）に繰り
返して記載している。ところで第３図の10進コー
ドは各同一行の時刻（ｎ）における２進コードに
対応するものであり、表No.は図を見易くするため
にそれぞれの異なる縫い目に対応して連番を付し
た整理番号である。前記模様の繰り返しは、例え
ば第３図の３点ジグザグにおいては表No.６から表
No.３に戻ることを要するが、ボタンホール縫い、
例えばボタンホール前進においては一定の針目数
で繰り返すところの針位置座標０と６よりなるバ
ータツクを形成した後において座標０と２よりな
る左ラインタツクをボタンホールの大きさに応じ
て任意の針目数だけ繰り返し形成することを可能
にしようとするものであり、そのために表No.16か
ら25に達した後は表No.24に戻り、該24、25を繰り
返すことを必要としている。ボタンホール後進は
送りを逆にすることを条件としており、この場合
第３図の針位置座標に記載した模様は表No.の進展
に伴つて下から上に進むことになる。
つぎに第３図の２進コードを出力させる如き論
理回路の構成は、Ｊ―Ｋフリツプフロツプ回路を
用いた場合について説明すると、各ビツト列を第
３図に示す如くフリツプフロツプ回路Ａ〜Ｈのセ
ツト状態即ち第７図の論理回路において、記憶部
の記憶要素列をなしているフリツプフロツプ回路
Ａ〜Ｈの各肯定側出力端子Ｑが論理値１のときを
それぞれＡ〜Ｈで表わし、リセツト状態即ち該端
子Ｑが０のときをそれぞれ〜で表わすことと
する。ここで第３図において10進コードは０から
240までを持つているが該コードの合計は34個で
あり、模様の種類とその模様毎に１サイクルを構
成する各縫い目の形成順序に従つて記した表No.の
各々は前記240個のコードのうちのいずれかに独
立に対応している。そして前記34個に含まれてい
ないところの即ち同図に示されていない２進コー
ドは以下の変数を組合わせて行う２進コードの表
現において組合わせを禁示されている項（禁示
項）となるものであり、このことは後記する特性
方程式を簡略化するのに役立ち、よつて論理回路
をより簡単なものにしようとする目的に役立つも
のである。前記特性方程式を求める前に第３図の
10進コード０〜240の各コードは、記号Ａ〜Ｈお
よび〜を組合せ（但しＡ〜Ｈと〜とはそ
れぞれ同時に組合されることなく、また同符号が
同時に組合されることがないものとする）、28＝
256の２進コードによつて前記禁止項も含めてす
べて表現可能である。
これらはVeitch図表として知られている第４図
の如きに配置することが出来、第４図はそれぞれ
の行列の欄外に記載の記号Ａ〜Ｈに関連している
とき例えばＦに関連している行（上１行から８
行）は第３図のビツトNo.６即ちフリツプフロツプ
Ｆに関連の列が１であることを条件とした２進コ
ードが配置され、Ｆに関連していない行（９行か
ら16行）は同様にビツトNo.６が０であることを条
件とした２進コードが配置され、同様にして第３
図の個々のコードは前記Ｆを含む各記号Ａ〜Ｈに
関連して位置づけされ、これらのコードを前記禁
止項も含めて10進コードをもつてすべて記載して
いる。第５図は、第４図において第３図に記載の
34個の10進コードを残して他は×印をもつて抹消
したものである。
つぎに時刻（ｎ）における各フリツプフロツプ
回路Ａ〜Ｈの状態の関数によつて時刻（ｎ＋１）
における該各フリツプフロツプ回路の出力を表わ
すために一般に知られているブール関による特性
方程式を求めると、時刻（ｎ＋１）における例え
ばフリツプフロツプ回路Ａの出力の状態を記号
（Ａn+1）で表わし、これが１になる条件は、時刻
（ｎ）における状態を用いて表わすと時刻（ｎ＋
１）のＡ列が１になつている全コードについて各
コードの個々の要素をブール変数（Ａ〜Ｈおよび
〜）とし、その積の総和とした関数で求める
ことができる。即ち、 Ａn+1＝〔A＋ADE ＋AH＋ADEH＋AG ＋ADEG＋AGH＋ADEGH ＋AC＋ACE＋AB ＋ABDE＋ABH＋ABDEH +ABG＋ABDEG＋ABGH +ABDEGH＋ABCD〕n
………（式１） で表わすことができる。つぎにこの式を簡略化す
るために第５図のVeitch図表における10進コード
のうち（式１）に使用されているものを記号
“１”とし、使用されていないものを空欄として
第６図を得る。この第６図から前記Ａn+1（式
１）は同図の太線の〓〓で囲つた中にすべて包含
されていることがわかる。この包含をブール関数
をもつてブール変数Ａおよびを含む可能な最小
の変数の構成で表わすことによつて（式１）を包
含して簡略化した式となして表現することが出来
る。〓〓で囲まれたものはこの場合すべてＡ列中
にあり且つＡ列中には空欄を含んでいない。即ち
この場合項は０であり、結局、 Ａn+1＝Ａn ………（式２） で表現されて簡略されたことになる。即ち前記
（式１）は項の数および各項の構成が大であるの
で、これら各要素の組合せ制御するために多くの
部品および複雑な回路を要するが、簡略化した式
（式２）は項と変数共に１個であるので非常に簡
略化された回路構成となし得た。
以下フリツプフロツプ回路Ｂ〜Ｈに関しては前
記ブール変数Ａまたはその補元の変数に関して
説明したことを変数Ｂまたはその補元に対して
以下同様に通用して簡略化した式が求められる。
この結果は下の通りである。
Ｂn+1＝Ｂn Ｃn+1＝｛Ｃ（Ｆ＋G＋＋） ＋（Ｆ＋AEGH＋GH）｝n Ｄn+1＝｛Ｄ（AG＋A＋＋CGH ＋ＢGH）＋(AG＋F＋A＋ ＋CGH）｝n Ｅn＋１＝｛Ｅ（F＋CD）＋（＋D＋A ＋CGH＋CD）｝n Ｆn+1＝（C）n Ｇn+1＝｛Ｇ（＋＋A）＋（DEH ＋H＋D）｝n Ｈn+1＝｛Ｈ（A＋CD）＋（BC＋G ＋EG＋AE＋CD＋B）｝n つぎに上の簡略化された式の各右辺の入力によ
つて各左辺を出力するためにＪ―Ｋフリツプフロ
ツプ回路Ａ〜Ｈを用いた場合を以下説明すると、
Ｊ―Ｋフリツプフロツプ回路の特性は或る時刻
（ｎ）における状態（出力）がＱnのとき例えば第
７図におけるフリツプフロツプ回路Ａ〜Ｈのいず
れかについてトリガ用端子Cpにクロツクパルス
が１個入力されると（こときを時刻（ｎ＋１）と
する）、このとき例えば端子Ｊ，Ｋがそれぞれ論
理値０、０であるときは該出力端子Ｑの出力Ｑn+
１は時刻（ｎ）のときから変化せず、即ちＱnであ
り０、１のときは０であり、１、０のときは１で
あり、１、１のときはｎ即ち時刻（ｎ）のとき
の状態を逆転させる。これらのすべての条件をブ
ール関数で表わすと、 Ｑn+1＝（Ｑ＋Ｊ）n で表わされる特性方程式となる。即ちこの式にお
いて例えば前記のＪ＝１、Ｋ＝０を代入すると右
辺は、（Ｑ＋）nとなり、ブール関数における公
理により元Ｑと補元との和であるため１とな
り、以下同様にして前記した特性を満足している
ことがわかる。前記特性方程式Ｑn+1＝（Ｑ＋Ｊ
）nのＱ，に元Ａ〜Ｈおよび各々の補元〜
をあてはめて前記簡略化された式からＪ，Ｋを求
めると、 例えば式Ａn+1＝（Ａ＋Ｊ）nと（式２）のＡ
n+1＝Ａnとを比較して、フリツプフロツプ回路Ａ
の入力即ちＪA，ＫA（以下Ｊ，Ｋの添字A〜Hは該
当するフリツプフロツプ回路を意味する）を求め
ると、A＝１、両辺の補元を求めるとＫA＝０、
そして（式２）はの項を含まないのでＪA＝０
を得る。
同様にしてＪB〜ＪH，ＫB〜ＫHが求められる。
例えば前記Ｃn+1の式からC＝（Ｆ＋Ｇ＋
＋）となり、両辺の補元を求めると、
De Morganの定理により、 ＫC＝（Ｆ＋Ｇ＋＋）＝（Ｅ＋
）（Ｂ＋Ｇ＋Ｈ）（Ａ＋Ｅ＋Ｇ）となり、同様に
して各Ｊ，Ｋを求めてこれらの結果をまとめる
と、 ＪA０、ＫA＝０ ＪB＝０、ＫB＝０ ＪC＝Ｆ＋AEGH＋GH ＫC＝（Ｅ＋）（Ｂ＋Ｇ＋Ｈ）（Ａ＋Ｅ＋Ｇ） ＪD＝ＡＧ＋Ｆ＋Ａ＋＋ＣGH ＫD＝（＋Ｅ＋）（＋Ｃ＋Ｅ）（Ｅ＋Ｈ） （＋Ｅ＋＋）（ ＋Ｆ＋＋） ＪE＝＋Ｄ＋Ａ＋CGH＋CD ＫE＝（＋Ｈ）（Ｂ＋＋） ＪF＝Ｃ、ＫF＝１ ＪG＝DEＨ＋Ｈ＋Ｄ ＫG＝（Ｅ＋Ｆ）（Ｆ＋Ｈ）（＋Ｅ） ＪH＝BC＋G＋EG＋AE＋CD＋B ＫH＝（＋Ｅ）（Ｂ＋＋Ｄ） となる。
つぎに上記のＪA〜ＪH、ＫA〜ＫHの式を満足す
る回路を作成すると第７図の如くなる。第７図に
おいて各フリツプフロツプ回路Ａ〜Ｈの各Ｊ，Ｋ
端子のうちＪA，ＫA，ＪB，ＫB（以下前記の如く
添字A〜Hはフリツプフロツプ回路の区別を表わし
ている）は前記の如く常に論理値０であるので接
地してある。また端子ＫFは常に論理値１である
ので制御回路用直流電源ＶCCに接続してある。そ
して例えば端子ＪCについてはNAND回路
（NAND（ＪC））の第１の入力端子がフリツプフ
ロツプ回路Ｆの否定側出力端子のデータを受
け、NAND回路（NAND（AEGH））の入力側が
各フリツプフロツプ回路Ａ，Ｅ，Ｇ，Ｈの各肯定
側出力端子ＱからそれぞれのデータＡ，Ｅ，Ｇ，
Ｈ即ちＡ，Ｅ，Ｇ，Ｈを受けてブール変数の積
（AEGH）の補元（）をNAND回路
（NAND（ＪC））の第２の入力端子が受け、更に
NAND回路（NAND（GH））が各フリツプフ
ロツプ回路Ａ，Ｅの各否定側出力端子からのそ
れぞれのデータ，と各フリツプフロツプ回路
Ｇ，Ｈの各肯定側出力端子Ｑからのそれぞれのデ
ータＧ，Ｈ即ち（，，Ｇ，Ｈ）を受けてブー
ル変数の積（GH）の補元（GH）を
NAND回路（NAND（ＪC））の第３の入力端子が
受けて結局NAND回路（NAND（ＪC））はその入
力のブール変数の積（）（GH）の補
元（Ｆ＋AEGH＋GH）を端子（ＪC）に出力
する。
以下同様に図示の各NAND回路を表わしている
記号Ａ〜Ｈ，〜の積の形で表わされた記号
は、その記号で示されるそれぞれのフリツプフロ
ツプ回路Ａ〜Ｈの出力側と接続されていることを
示し（例えばＤ，は各フリツプフロツプ回路Ｄ
のそれぞれの出力端子Ｑ，に接続されているこ
とを示す）、同様に各NOR回路を表わしている記
号Ａ〜Ｈ，〜の和の形で表わされた記号はそ
の記号のフリツプフロツプ回路の出力側と接続さ
れていることを示している。またNAND回路また
はNOR回路を表わす記号においてＪまたはＫに
添字C、D、E、G、Hを付したものはそれぞれのNAND
回路またはNOR回路が該添字で表わされるフリ
ツプフロツプ回路の該入力ＪまたはＫ端子に接続
され、NAND回路（NANDC））、（NANDD）
はそれぞれインバータIN１、IN２（以下IN３，
IN４，IN５は同様にインバータである）を介し
てそれぞれの入力端子Ｋに接続されている。
かくしてフリツプフロツプ回路Ａ〜Ｈの入力端
子ＪまたはＫに接続しているNAND回路または
NOR回路は、その出力が前記で求めたＪA〜Ｊ
H，ＫA〜ＫHの値となるような回路構成で接続し
たものである。またフリツプフロツプ回路Ｆの端
子ＪはNAND回路（NAND（Ｃ））の出力
を反転して接続している。上記の回路構成は各フ
リツプフロツプ回路Ａ〜Ｈの各入力端子Ｊ，Ｋが
それぞれ自身のフリツプフロツプ回路以外の単数
または複数のフリツプフロツプ回路のデータの組
合わせを受けているか、または例外として固定的
に接地または制御回路用電源ＶCCに接続されてい
て、各フリツプフロツプ回路の前記時刻（n）の
情報が前記した各NAND回路、NOR回路等が構
成するデータ処理部によつて処理され、各フリツ
プフロツプ回路の前記時刻（ｎ＋１）の出力を決
する。CPは前記論理回路のクロツクパルス端子
であり、後記するクロツクパルスを受けていてフ
リツプフロツプ回路Ａ〜Ｈの各トリガ用端子CP
に接続されている。SPはセツトパルス端子であ
り、後記するセツトパルス信号を受けていて
NAND回路（NAND（PS.A）〜（NAND（PS.
H））、（NAND（PC.A））〜（NAND（PC.H））の
各一方の入力端子に接続されている。SA〜SHは
セツトデータ端子であり、後記する如く該SA，
SB，SCが模様選択信号を受けていて、SD〜SH
がそれぞれ接地されている。前記SA〜SHの端子
はNAND回路（NAND（PS.A））〜（NAND
（PS.H））のそれぞれ他方の入力端子に接続さ
れ、且つ各インバータ（INA）〜（INH）を介し
てNAND回路（NAND（PC.A））〜（NAND
（PC.H））のそれぜれ他方の入力端子に接続さ
れ、該各NAND回路（NAND（PS.A））〜
（NAND（PS.H））の各出力端子は各フリツプフ
ロツプ回路Ａ〜Ｈのそれぞれのプリセツト端子
PSに接続され、該各端子PSに立下り信号が入る
と該各フリツプフロツプ回路のそれぞれの肯定側
出力端子Ｑを論理値１に（セツト）する。各
NAND回路（NAND（PC.A））〜（NAND（PC.
H））の各出力端子は各フリツプフロツプ回路Ａ
〜Ｈのそれぞれのクリヤ端子PCに接続されてお
り、該端子PCに立下り信号が入ると該各フリツ
プフロツプ回路のそれぞれの肯定側出力端子Ｑを
論理値０に（リセツト）する。OUT１，OUT
２，OUT３は論理回路の出力端子であり、第３
図において説明した如くそれぞれが各フリツプフ
ロツプ回路Ｄ，Ｅ，Ｆの肯定側出力端子Ｑに接続
されていて、後記する駆動回路４００を構成して
いるＤ／Ａ変換器４０１の入力となるものであ
る。
つぎに第８図の電気制御回路を説明すると、３
０は前記模様選択装置であり、手動操作される模
様選択スイツチ３０１〜３０５のそれぞれ一端が
接地され、他端はそれぞれの制限抵抗Ｒ〜Ｒを介
して制御回路用直流電源ＶCCに接続されている。
前記した各スイツチの他端はそれぞれがNAND回
路３０６の各入力端子に接続され、該NAND回路
の出力端子は単安定回路３１１の入力端子Ｂに接
続され、該端子における立上り信号によつて該肯
定側出力端子Ｑから一定短時間論理値１を出力す
るようになつている。なお、前記回路３１１およ
び後記する単安定回路２０２の各入力端子Ａ，Ａ
は夫々市販のユニツトを用いて本実施例の目的を
果すためにそれぞれ接地電位を反転して接続して
ある。前記模様選択スイツチ３０１〜３０５の各
他端はまた該スイツチの各信号を３ビツトの構成
をもつてエンコードするために各NAND回路３０
７，３０８，３０９を介してラツチ回路３１０の
入力端子D1，D2，D3に接続されている。前記ラ
ツチ回路のトリガ用端子CPは、前記単安定回路
３１１の肯定側出力端子と接続されていて該出力
の立下り信号によつて前記入力端子D1，D2，D3
の信号をそれぞれ反転して該出力端子１，
２，３にラツチし、論理回路１００の各セツト
データ端子SA，SB，SCに与えるようになつてい
る。また他の各セツトデータ端子SD〜SHは接地
されている。２０は前記したパルス発生器であ
り、前記したホールIC２０１の出力端子が単安
定回路２０２の入力端子Ｂに接続され、該出力端
子ＱはＪ―Ｋフリツプフロツプ回路２０３のトリ
ガ用端子CPに接続され、且つ各AND回路２０
４，２０５の一方の入力端子に接続されている。
前記フリツプフロツプ回路２０３は、入力端子Ｊ
が接地されており、入力端子Ｋおよびクリヤ端子
PCは制御用直流電源ＶCCを受けている。また該
フリツプフロツプ回路は、プリセツト端子PSが
前記単安定回路３１１の否定側出力端子と接続
されており、該端子の信号の立下りによつてセ
ツトされ、その後において単安定回路２０２の出
力端子Ｑに信号が発生するとその立下りで反転す
るようになつている。該フリツプフロツプ回路の
肯定側出力端子Ｑおよび否定側出力端子は前記
AND回路２０４，２０５の他の入力端子に接続
されており、該各AND回路の出力端子はそれぞ
れ論理回路１００のセツトパルス端子SP、クロ
ツクパルス端子CPに接続されている。論理回路
１００の出力端子OUT１，OUT２，OUT３から
出力されるコーイングされたデータは前記駆動装
置４０を構成している駆動回路部４００のＤ／Ａ
変換器４０１でアナログ信号に変換され、電力増
巾器４０２で増巾され、前記針振巾用の電源駆動
部９を動作させて針振巾用の駆動機構部２を動作
させるようになつている。
以上の構成において縫い模様が選択操作され、
ミシン回転毎に縫い目模様が形成されることを説
明すると、第８図において例えば模様選択スイツ
チ３０２をオンすると、ラツチ回路３１０の入力
端子D1，D2，D3はそれぞれ論理値１、１、０と
なり一定短時間後に単安定回路３１１の動作によ
り該論理値をラツチし、該論理値を反転した値
０、０、１を論理回路１００の各セツトデータ端
子SA，SB，SCに与えると共にフリツプフロツプ
回路２０３をセツトする。ミシンを回転させてホ
ールIC２０１からの出力が立上ると、単安定回
路２０２が一定時間動作して論理回路１００のセ
ツトパルス端子SPにパルスを与える。第７図を
参照して、前記パルスの立上りによつてセツトデ
ータ端子SCに対応してフリツプフロツプ回路Ｃ
はセツトされ、該SCを除く各セツトデータ端子
SA，SBおよびSD〜SHに対応して各フリツプフ
ロツプ回路Ａ，ＢおよびＤ〜Ｈをリセツトする。
即ちこのときの各フリツプフロツプ回路Ａ〜Ｈの
状態は、第３図における３点ジグザグの表No.３の
時刻（ｎ）における２進コード00100000の通りで
あり、このデータに対応する出力端子OUT１，
OUT２，OUT３から出力される縫い目情報は、
フリツプフロツプ回路Ｄ，Ｅ，Ｆの状態が000で
あるので電磁駆動部９を該データ000の10進数即
ち０に対応させて動作させ、第３図の針位置座標
において０となる。つぎに一定時間経過して単安
定回路２０２の出方がなくなるとその立下りでフ
リツプフロツプ回路２０３がリセツトされる。前
記フリツプフロツプ回路は単安定回路３１１が新
たに動作しない限り即ち別の模様を選択しない限
り再度セツトされることはない。ミシンが１回転
して再びホールIC２０１からの出力が立上ると
単安定回路２０２が一定時間動作して論理回路１
００のクロツクパルス端子CPにパルスを与え
る。このパルスによつて各フリツプフロツプ回路
Ａ〜Ｈは、前記した如く該各入力端子Ｊ，Ｋの状
態に応じて第３図における時刻（n）から時刻（n
＋１）の状態に移行する。即ち各フリツプフロツプ
回路Ａ〜Ｈの時刻（ｎ）における状態が00100000
であるので時刻（ｎ＋１）においては各フリツプ
フロツプ回路は、まずフリツプフロツプ回路Ａお
よびＢはＪA＝０、ＫA＝０、ＪB＝０、ＫB＝０に
よつて時刻（ｎ）における０の状態がそれぞれ変
わることなはく、フリツプフロツプ回路Ｃは、Ｊ
C＝（Ｆ＋AEGH＋GH）n＝（０＋０、０、０、
０＋１、１、０、０）＝０（添字ｎはその（）内
の各信号に対応させて時刻（ｎ）におけるデータ
を代入すればよいことを示し、以後同様であ
る）、ＫC＝｛（Ｅ＋）（Ｂ＋Ｇ＋Ｈ）（Ａ＋Ｅ
＋Ｇ）｝n＝１（０＋１）（０＋０＋０）（０＋０＋
０）＝０のため１の状態が変わることなく、フリ
ツプフロツプ回路Ｄは、ＪD＝（ＡＧ＋Ｆ＋Ａ
＋＋ＣGH）ｎ＝０、１、０＋
１、０＋０、０、１＋１、０、０、０＋１、１、
０、０＝０、ＫD＝｛（＋Ｅ＋）（＋Ｃ＋Ｅ）
（Ｅ＋Ｈ）（＋Ｅ＋＋）（＋Ｆ＋＋）｝n
＝（１＋０＋１）（１＋１＋０）（０＋０）（０＋０
＋１＋１）（１＋０＋１＋１）＝０のため０の状態
が変わることなく、フリツプフロツプ回路Ｅは、
ＪE＝（＋Ｄ＋Ａ＋CGH＋CD）n＝１、
１＋０＋０＋０＋０＝１、ＫE＝｛（＋Ｈ）（Ｂ＋
＋）｝n＝（１＋０）（０＋０＋１）＝１となり時
刻（ｎ）の状態０が反転して１となり、フリツプ
フロツプ回路ＦはＪF＝（Ｃ）n＝１、１、
１、１＝１、ＫF＝１で同様に反転して１とな
り、フリツプフロツプ回路Ｇは、ＪG＝（DEＨ
＋Ｈ＋Ｄ）n＝０＋０＋０＝０、ＫG＝
｛（Ｅ＋Ｆ）（Ｆ＋Ｈ）（＋Ｅ）｝n＝０、０、１＝
０のため０の状態が変わることなく、フリツプフ
ロツプ回路Ｈは、ＪH＝（BC＋Ｇ＋Ｅ
Ｇ＋ＡＥ＋CD＋Ｂ）n＝０＋０＋０＋
０＋０＋０＝０、ＫH｛（＋Ｅ）（Ｂ＋＋Ｄ）｝n
＝１、０＝０のため０の状態が変わることはな
い。結局時刻（n+1）における各フリツプフロツ
プ回路Ａ〜Ｈの状態は、00101100となり縫い目情
報即ちフリツプフロツプ回路Ｄ，Ｅ，Ｆの状態は
011であるので、これに対応する10進数３に相当
する針位置座標に針を移動させるべく電磁駆動部
９を動作させる。以下同様にミシン回転毎に論理
回路１００のクロツクパルス端子CPにパルスが
与えられて第３図の如く縫い目が進行し且つ繰り
返えされる。そして前記した如く、第３図の縫い
目構成は、２進コードが重複して使用されていな
いので、従来技術では不可能であつたところのボ
タンホールの如く最初特定な縫い目（模様）を形
成した後、引続き別の縫い目（模様）を繰り返す
ことも可能にしたものである。
以上説明した如く本発明によれば、ミシンに必
要な縫い目模様制御信号が極めて小形に集積化可
能な論理回路の構成で得られ、また模様データと
順序手段が内蔵されている為模様スイツチを押さ
れた時の初期化回路と縫い途中の読出し手段と繰
返の為のリターン手段、模様毎のブロツク選択手
段の複雑な周辺回路を必要とせず小型省力化が可
能で開発期間の短縮ができ、工業的効果が大であ
る。
【図面の簡単な説明】
第１図は本発明の基本構成図、第２図は本発明
の実施例を示すミシンの概略図、第３図は論理回
路を構成するためのコード化データ表、第４，
５，６図はVeitch図表、第７図は論理回路の実施
例、第８図は電気制御回路である。 図中、２０はパルス発生器、３０は模様選択装
置、４０は駆動装置、フリツプフロツプ回路Ａ〜
Ｈは記憶部の各要素、第７図において各フリツプ
フロツプ回路Ａ〜Ｈの出力を受けている各NAND
回路、NOR回路等論理素子はデータ処理部の各
構成要素である。

Claims (1)

    【特許請求の範囲】
  1. １ 布と針との相対位置を変化させて縫い目模様
    を形成する模様形成装置と、ミシン回転と同期し
    たパルス信号を発生する発生器と、複数の縫い目
    模様の中から所望の模様を選択する模様選択装置
    と、縫い目制御信号を受けて前記模様形成装置を
    駆動する駆動装置を設けた電子ミシンにおいて、
    ２進の出力情報をもつて各ビツトを構成する記憶
    要素列であり該記憶要素列は前記模様選択装置の
    選択情報に対して出力するビツトと前記縫い目模
    様の各縫い目を制御する情報を出力するビツトと
    模様縫いの針順序を決定するビツトとを含んでお
    り該記憶要素列の各ビツトによつて構成される出
    力コードが電子ミシンの可能としている各模様の
    それぞれ１サイクルを構成する各縫い目の各々に
    独立して対応させてなる記憶部と、前記パルス発
    生器により次位の出力コードを指定する論理回路
    とを備えていることを特徴とする電子制御ミシ
    ン。
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US05/820,393 US4141305A (en) 1976-07-30 1977-07-29 Electronic pattern control for a sewing machine

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JPS5317461A (en) 1978-02-17
US4141305A (en) 1979-02-27
DE2734404C2 (de) 1983-12-08
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