JPS5847793B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5847793B2
JPS5847793B2 JP54146346A JP14634679A JPS5847793B2 JP S5847793 B2 JPS5847793 B2 JP S5847793B2 JP 54146346 A JP54146346 A JP 54146346A JP 14634679 A JP14634679 A JP 14634679A JP S5847793 B2 JPS5847793 B2 JP S5847793B2
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JP
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transistors
chip
control signal
signal
level
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清 宮坂
光雄 樋口
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は半導体記憶装置に関し、チップセレクトの論理
をユーザーが任意にプログラムできるようにした点に特
色を有する。
チップセレクト端子を有するＲＯＭ，ＰＲＯＭ，ＥＡＲ
ＯＭ，ＥＰＲＯＭ等の半導体記憶装置では、該端子が″
Ｈｌ＋レベルで素子（チップ）を選択するか、″Ｌ”レ
ベルで素子を選択するかをユーザーが自由に選ぶことが
出来れば、これらの論理をとる外部回路および配線など
を減らすことができる。
一般に例えば２つのチップセレクト端子（Ｃ８１，ＣＳ
２）を持つ素子では、端子ＣＳ１，ＣＳ２のレベルはそ
れぞれ（Ｌ，Ｌ）＞ （Ｈ，Ｌ）ｊ （ＬｊＨ），（Ｈ
，Ｈ）なる４通りの組合せをとり得るが、そのうちどの
組合せで素子が選択されるかをユーザーが決定できれば
当然外部のデコーダ回路（一般にチップセレクト信号は
アドレスの上位ビットから作ることが多いが、そのデコ
ーダ）を必要とせず、また配線も各チップへ１本、計４
本が各チップ共通の２本で済む。
ところでマスクＲＯＭでは従来からデータと同時にチッ
プセレクトのマスクを使って決定することが行なわれて
きた。
これはマスクＲＯＭではメモリに書込むデータはメーカ
が決定するので、その際チップセレクトコードも決定し
ておくことは自然なことであるのに依る。
しかし書換可能なＥＦＲＯＭの場合にはユーザーがデー
タを書込む為事情が異なる。
そして論理は変更できず、その論理では支障があるとな
るとユーザーが外部にデコーダ回路を付加しなくてはな
らない。
又メーカとしてもそれぞれの論理に対応する数種の素子
を作ることは工程を煩雑にするので、そのようなことは
通常行なわない。
ＥＰＲＯＭは消去、書込みの繰返しが可能であるためユ
ーザーがデータを書換えることがあるが、その際チップ
セレクト論理が固定されていると同一論理の素子しか使
えないことになり非常に不便である。
？発明はか＼る問題を解決しようとするもので、外部か
ら供給される１次制御信号からプログラム時には書込み
レベルの２次制御信号およびその反転信号を発生し、ま
たチップセレクト時には読取りレベルの２次制御信号お
よびその反転信号を発生する制御回路と、該２次制御信
号およひその反転信号で書込みおよびオンオフ制御され
、チップ選択、非選択制御信号を出力する２重ゲート構
造のトランジスタ群からなる論理回路とを記憶素子群と
同じチップ上に備え、プログラム時にはチップセレクト
時に用いられる１次制御信号の組合わせに対応する前記
書込みレベルの２次制御信号およびその反転信号で前記
トランジスタ群の該当するトランジスタのゲートに情報
を書込んでこれらが読取りレベルの２次制御信号および
その反転信号のレベルでは動作不能となるようにし、そ
してチップセレクト時には該第１次制御信号の組合せを
印加された前記論理回路の出力で当該チップが選択され
るようにしてなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
第１図および第２図は本発明の一実施例を分けて示した
もので、第１図は外部から供給されるチップセレクト信
号（１次制御信号）ＣＳ；からそれと同じ２次制御信号
ＣＳ１とその反転信号ＣＳ１を作り（チップセレクト時
）、またプログラム時には高電圧の２次制御信号（これ
もＣＳ１で示す）およびその反転信号（これもＣＳ１で
示す）を発生する制御回路ＣＯＮ−ある。
この制御回路はチップセレクト信号の各ビット毎に設け
られる。
本例では２つのチップセレクト信号ＣＳ，，ＣＳ２′の
紹合せて４つの素子の１つを選択する場合を想定するが
、チップセレクト信号ＣＳｌ力）ら２次制御信号Ｃｓ２
およびその反転信号ＣＳ２を発生する制御回路も第１図
と同様に構成されるので図面では省略してある。
Ｑ１，Ｑ３，Ｑ５はデプレツション型の負荷トランジス
タ、Ｑ２ ｔ Ｑ４ ｔ Ｑａはエンハンスメント型の
ドライバトランジスタであり、これらは低電圧電源Ｖｃ
ｃ（５Ｖ）で動作する３段のインバータを構或する。
２段目のインバータの出力レベルは信号ＣＳ１のレベル
を規定し、また３段目のインバータの出力レベルは信号
ＣＳ１のレベルを規定する。
これらノ信号ＣＳ， ＣＳ，の絶対レベルはプログラム
時とチップセレクト時で異なり、この切換えは、ＣＳ１
？関してはデプレツション型のトランジスタＱ９および
エンハンスメント型のトランジスタＱ１ｏで、またＣＳ
１に関してはデプレツション型のトランジスタＱ７およ
びエンハンスメント型のトランジスタＱ８で行なわれる
。
即ちトランジスタＱ８，Ｑ１ｏは高電圧電源Ｖｐｐ（２
５Ｖ）に接続され且つそのゲート信号ＰＲＧ （プログ
ラム時２５Ｖ、チップセレクト時０■）で制御されるの
で、信号ＰＲＧがＨレベルならトランジスタＱ８，Ｑ１
ｏはオンとなり、トランジスタＱ７，Ｑ，がオフならば
信号ＣＳ１，ＣＳ１はほＫＶｐｐに等しいＨレベルとな
る。
信号ＰＲＧがＨのときその反転信号ＰＲＧはＬレベルで
あり、ＣＳ１の出力端と３段目のインバータとの間に介
在したトランジスタＱ７およびＣＳ１の出力端と２段目
のインバータの間に介在したトランジスタＱ，は信号Ｃ
Ｓ１′のＨ，Ｌに応じて後述のようにオン又はオフとな
り、信号ＣＳ１，ＣＳ１をＨ又はＬにする。
信号ＰＲＧがＬレベルならＰＲＧはＨレベル、トランジ
スタＱ７，Ｑ，はオンとなり、インバータＱ３，Ｑ４と
Ｑ５ ，Ｑａの出力がほゾそのま＼信号ＣＳ１，ＣＳ１
となる。
第２図はか＼る制御回路からの制御信号ＣＳ１，ＣＳ１
，ＣＳ２，ＣＳ２を受けるプログラム可能なノア回路Ｎ
ＯＲ（デコーダ）を示す。
ＭＯはこのノア回路ＮＯＲで選択されるチップの出力段
である。
ノア回路ＮＯＲは各ゲートにＣＳ１，ＣＳ１，ＣＳ２，
ＣＳ２が印加される４個の（これはチップセレクト信号
数に応じて増加する）トランジスタＱ１〜Ｑ１，からな
り、これらのドレイン側はプログラム時にトランジスタ
Ｑ１６を通して高電圧電源ｖｐｐに接続され、またチッ
プセレクト時にはトランジスタＱ１１ ｔ Ｑ２３を通
して低電圧電源Ｖｃｃに接続される。
トランジスタＱ１〜Ｑ１５はＦＡＭＯＳ型ＥＰＲＯＭの
メモリセルに使用される２重ゲート構造であり、本例で
はｎチャネルでフローテイングゲートに電子が注入され
るタイプを想定する。
ノア回路ＮＯＨの出力はトランジスタＱ１７ ＞ Ｑ１
８からなるインバータで反転された後、出力段ＭＯのト
ランジスタＱ１ｇ ＞ Ｑ２０のゲートに印加される。
トランジスタＱ２，Ｑ２２は３ステートの出力端を構成
する。
以下、ＣＳ１′二Ｈ，ＣＳ２′＝Ｌで素子を選択する場
合を例として動作を説明する。
先ずプログラム時であるが、この場合もセレクト時と同
様にＣｓ１′＝Ｈ ， ＣＳ２’＝Ｌとし、そしてＰＲ
Ｇ＝２５Ｖとする。
Ｃ８１′＝ＨにするとトランジスタＱ２，Ｑ６がオン、
トランジスタＱ４がオフとなる。
またＰＳＧ ＝２５ＶであるからトランジスタＱ８，Ｑ
１ｏがオンになる。
こ＼でトランジスタＱ７，Ｑ９のスレツショールド電圧
ｖｔｈを 一Ｖｃｃ ＜ Ｖ ｔｈ ＜ ０ ？適当なレベルを選んでおけば、ＰＲＧ＝ＯＶであるか
らトランジスタＱ７はオン、トランジスタＱ９はオフと
なる。
従って２次制御信号ＣＳ，のレベルはｖｐｐからトラン
ジスタＱＩＯのＶｔｈ １段分降下した２２Ｖ程度に上
昇する。
この時反転信号ＣＳ１のレベルはトランジスタＱ；，
， Ｑｅを通してアースに放電されるのでＯ■を保つ。
同様にして他方のチップセレクト信号ＣＳ２′＝Ｌに基
づき、ＣＳ２−０■，ＣＳ２−２２■が発生され、これ
らがノア回路ＮＯＲへ導ぴかれる。
この時信号ＰＲＧでトランジスタＱ１〜Ｑ１５のドレイ
ン側には高電玉が印加されているので、ＣＳ１＝ＣＳ２
−２２■がコントロールゲ゛一トに印加されるトランジ
スタＱ１２ ，Ｑ１５のフローテイングゲートには電子
が注入される。
しかし、トランジスタＱ１３ ，Ｑ１４はＣＳ１−ＣＳ
２０■なので書込みは行なわれない。
書込みが行なわれたトランジスタＱ１，Ｑ１５はスレツ
ショールド電圧が上昇するので、以後ＣＳ１，ＣＳ２が
通常の論理レベル（０〜Ｖｃｃ ）で変化しても動作し
ない（オフ状態を保つ）。
このため、上述した書込み（プログラム）によってノア
回路ＮＯＲはトランジスタＱ１３，Ｑ，４のみで構戒さ
れる論理と等価になる。
なお通常デコーダ回路ではか＼る場合つまりＣＳ１′＝
Ｈ，ＣＳ２′＝Ｌでセレクトされるチップのデコーダに
はトランジスタＱ１３ ｔ Ｑ１４のみ設けられ、トラ
ンジスタＱ１２ ，Ｑ１５は設けられない。
本発明では書込みによりか＼る状態を作り出す訳である
。
このようにノア回路ＮＯＲをプログラムすると、出力段
ＭＯの高インピダンス状態が解除される条件、つまりチ
ップセレクトされる条件はＣ Ｓ １’＝ Ｌ ，ＣＳ
２′＝Ｌである。
つまり、チップセレクト時には第１図のトランジスタＱ
８，Ｑ１ｏがオフ、トランジスタＱ７，Ｑ９がオンにな
るのでＣＳ，′＝Ｈで２次制御信号の反転信号ＣＳ１は
゛Ｌｎとなる。
同様に信号ＣＳ２′に対する２次制御信号ＣＳ２も”Ｌ
”′になる。
このためノア回路ＮＯＲの出力は″Ｈｔｔになるのでイ
ンバータ（バツファ）段のトランジスタＱ１８がオン、
出力線ｌのレベルはＬとなり、これが出力段ＭＯのトラ
ンジスタＱ１ｇ ｔ Ｑ２０に加わってこれらがオフｒ
こなり、トランジスタＱ２１ ，Ｑ２２はメモリ内容に
応じたデータＤ（Ｄはその反転信号）を出力ＯＵＴに導
き出す。
これ以外の条件ではトランジスタＱ１８がオフ、従って
トランジスタＱ１９，Ｑ２ｏがオンであるから、トラン
ジスタＱ２１ ｔ Ｑ２。
はメモリの内容に依らず共にオフであるから出力ＯＵＴ
は高インピダンスを保つ（選択されない）。
上述した回路ではノア回路ＮＯＲを構成するトランジス
タＱ１２〜Ｑ１５がＦＡＭＯＳ型であるため、メモリ本
体のデータを消去するため紫外線照射などを行なうとこ
の際同時に該トランジスタＱ１２〜Ｑ１５のフローテイ
ングゲートに蓄積された電子も消失する。
従って、次にデータを書込む際に新しい論理をノア回路
ＮＯＨに書込むことができる。
尚、この回路ではノア回路に書込みを行なう前は素子は
常に選択されないが、データを何も書込んでいない素子
を選択することに意味はないので、このことが実用上特
に問題となることはない。
又、或るチップセレクト端子を、″Ｈ″，″ＬＤ共に選
択されるドントケアー（ａｏｎｔ Ｃａｒｅ ）にした
い場合には、該当する端子を″Ｈｐ及び″Ｌ ？１で２
回プログラムしてノア回路ＮＯＨの全トランジスタＱ１
２〜Ｑ１５を動作不能とすればよい。
この場合２回目のプログラムはデータを何も書込まない
状態で行なう。
なおこの第１〜２図の回路はメモリチップのチップセレ
クト端子の近傍にでも設けておき、その出力線ｌをメモ
リ出力段ＭＯへ導ひく。
以上述べたように本発明によれば、ユーザーが任意にプ
ログラムできるチップセレクトの論理機能を予め半導体
記憶装置内部に備えているので、ユーザーにとっては外
部デコーダ回路が不要になると共に、メーカにとっても
セレクト論理毎に素子を作ることが不要となる、等の利
点を有する。
また所要回路素子数が少なくて済み、チップ占有面積が
小でよいなどの利点がある。
この方式はチップが多数あってチップセレクトが複数ビ
ットで行なわれるような場合に特に有効である。
【図面の簡単な説明】 第１図および第２図は本発明の一実施例を示す図で、第
１図は制御回路の一つを示す回路図、第２図は論理回路
およびメモリの出力段を示す回路図である。 図中、ＣＯＮＴは制御回路、ＮＯＲはノア回路？論理回
路）、Ｑ１〜Ｑ１５はＦＡＭＯＳ型のトランジスタ（２
重ゲート構造のトランジスタ）である。

Claims (1)

    【特許請求の範囲】
  1. １ 外部から供給される１次制御信号からプログラム時
    には書込みレベルの２次制御信号およびその反転信号を
    発生し、またチップセレクト時には読取りレベルの２次
    制御信号およびその反転信号を発生する制御回路と、該
    ２次制御信号およびその反転信号で書込みおよびオンオ
    フ制御され、チップ選択、非選択制御信号を出力する２
    重ゲート構造のトランジスタ群からなる論理回路とを記
    憶素子群と同じチップ上に備え、プログラム時にはチッ
    プセレクト時に用いられる１次制御信号の組合わせに対
    応する前記書込みレベルの２次制御信号およびその反転
    信号で前記トランジスタ群の該当するトランジスタのゲ
    ートに情報を書込んでこれらが読取りレベルの２次制御
    信号およびその反転信号のレベルでは動作不能となるよ
    うにし、そしてチップセレクト時には該第１次制御信号
    の組合せを印加された前記論理回路の出力で当該チップ
    が選択されるようにしてなることを特徴とする、半導体
    記憶装置。
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