JPS5848466A - 薄膜電界効果トランジスタとその製造方法 - Google Patents
薄膜電界効果トランジスタとその製造方法Info
- Publication number
- JPS5848466A JPS5848466A JP56145804A JP14580481A JPS5848466A JP S5848466 A JPS5848466 A JP S5848466A JP 56145804 A JP56145804 A JP 56145804A JP 14580481 A JP14580481 A JP 14580481A JP S5848466 A JPS5848466 A JP S5848466A
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- JP
- Japan
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- electrode
- thin film
- film
- substrate
- field effect
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6725—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having supplementary regions or layers for improving the flatness of the device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本実゛明Ｆｉζ非晶質シリコン等の半導体薄膜を用いた
薄膜電界効果トランジスタ（’ＴＦＴ”）およびその製
造方法に関する。゛。
薄膜電界効果トランジスタ（’ＴＦＴ”）およびその製
造方法に関する。゛。
近年、薄膜形成技−の進歩によシ良質の非晶質半導体′
−”−゛が得ちれ″る゛よう゛に′なり、”ＴＰＴ −
ｔｒｉ注目されている。” ＴＰＴが注′目される゛所
以は、−板材料が限定されないため安価で大面積の゛電
子へ路の形成が可能である点にある。ＴＰＴ基板として
一般に用いられるの社ガラス基板とセラミック基板であ
る。ガラス基板鉱表面の平滑性に優れている。セラミッ
ク基板としては通常、表面を全面的にあるいは部分的に
ガラスでおおったいわゆるグレーズド・セラミック基板
が用いられる。
−”−゛が得ちれ″る゛よう゛に′なり、”ＴＰＴ −
ｔｒｉ注目されている。” ＴＰＴが注′目される゛所
以は、−板材料が限定されないため安価で大面積の゛電
子へ路の形成が可能である点にある。ＴＰＴ基板として
一般に用いられるの社ガラス基板とセラミック基板であ
る。ガラス基板鉱表面の平滑性に優れている。セラミッ
ク基板としては通常、表面を全面的にあるいは部分的に
ガラスでおおったいわゆるグレーズド・セラミック基板
が用いられる。
第１図に従来のＴＰＴの一例を示す。１は例えばガラス
基板で、その表面にダート電極２が設けられ、このｆ−
）電極２をおおって８１０□等の絶縁膜３が形成されて
いる。そしてこの上にアンドーグ非晶質シリコン膜４が
堆積され、その表面にソース電極６およびドレイン電極
１が配設されてい゛る。゛ソース電極６およびドレイン
電極１の下にはコンタクトを良好にするため不純１ドー
プ非晶質どリコン膜５が設けられている。
基板で、その表面にダート電極２が設けられ、このｆ−
）電極２をおおって８１０□等の絶縁膜３が形成されて
いる。そしてこの上にアンドーグ非晶質シリコン膜４が
堆積され、その表面にソース電極６およびドレイン電極
１が配設されてい゛る。゛ソース電極６およびドレイン
電極１の下にはコンタクトを良好にするため不純１ドー
プ非晶質どリコン膜５が設けられている。
このＴＦＴ４［ｉ４はスタガー型と呼ばれるものである
が、ダート電極２が、最）、下層に＃）Ｄｌその上に絶
縁膜３を介して非晶質シリコン膜４を堆積しているため
、絶縁膜３がダート電極２の段差部で段切れをおこした
シ、段切れをおこさないまでも十分な耐圧が得られない
という欠点がある。例えば＃！１図の構造で、ゲート電
極２を約２０００Ｘ とＬ、絶縁膜３として１５ｏｏ〜
２ｏｏｏＸのスパッタ８１０□膜を用いた場合、ダート
耐圧は約２０〜３０Ｖとなる。
が、ダート電極２が、最）、下層に＃）Ｄｌその上に絶
縁膜３を介して非晶質シリコン膜４を堆積しているため
、絶縁膜３がダート電極２の段差部で段切れをおこした
シ、段切れをおこさないまでも十分な耐圧が得られない
という欠点がある。例えば＃！１図の構造で、ゲート電
極２を約２０００Ｘ とＬ、絶縁膜３として１５ｏｏ〜
２ｏｏｏＸのスパッタ８１０□膜を用いた場合、ダート
耐圧は約２０〜３０Ｖとなる。
この問題を解決する方法としては、■絶縁膜１を厚くす
ること、＠ｌ”−）電極２を薄くすること、■ｆ−）電
極２の斜面をテーパ面とすること、等が考えられる。し
かし、■の方法は、ＴＦＴ ｏ ％性が絶縁膜３の膜厚
に大きく影′饗され、これを余９厚くすると９ｍが小さ
くなるため、限界が６６・００方法は・２−計電極′を
一子領域の外で外部配線と；ンタクトさせる場合に良好
なコンタクトを得ることができなくなるため、やはり限
界がある。ダート電極２を薄くしたときに良好なコンタ
クトがとれない理由は、素子領域の外で絶縁膜３を選択
エツチングしてｒ−計電極２に対するコンタクトホール
を形成したとき、そのコンタクトホール部のｆ−ト１１
極ｊが厚み方向に全て酸化してしまうことが考えられる
。ｔた■の方法は、チーｉ４エツチングの開本発明は上
町の如き問題を解決したスタガー型のＴＰＴとその製造
方法を提供するものである。
ること、＠ｌ”−）電極２を薄くすること、■ｆ−）電
極２の斜面をテーパ面とすること、等が考えられる。し
かし、■の方法は、ＴＦＴ ｏ ％性が絶縁膜３の膜厚
に大きく影′饗され、これを余９厚くすると９ｍが小さ
くなるため、限界が６６・００方法は・２−計電極′を
一子領域の外で外部配線と；ンタクトさせる場合に良好
なコンタクトを得ることができなくなるため、やはり限
界がある。ダート電極２を薄くしたときに良好なコンタ
クトがとれない理由は、素子領域の外で絶縁膜３を選択
エツチングしてｒ−計電極２に対するコンタクトホール
を形成したとき、そのコンタクトホール部のｆ−ト１１
極ｊが厚み方向に全て酸化してしまうことが考えられる
。ｔた■の方法は、チーｉ４エツチングの開本発明は上
町の如き問題を解決したスタガー型のＴＰＴとその製造
方法を提供するものである。
本発明に係るＴＰＴは、スタガー型であって、ｆ−）電
極、が絶縁性基板表面に設けられた凹部に埋設された構
造を有することを特徴とする・、 このような構造とす
れば、ｒ−）電極が厚いものであっても″その上に形成
する絶縁膜に段切れを生じることがなく、ｔＸ耐圧が、
高いものとなる。
極、が絶縁性基板表面に設けられた凹部に埋設された構
造を有することを特徴とする・、 このような構造とす
れば、ｒ−）電極が厚いものであっても″その上に形成
する絶縁膜に段切れを生じることがなく、ｔＸ耐圧が、
高いものとなる。
また本発明の方法は、上記の如きｆｆ−）電極構造を、
いわゆるリフトオフ法によシ形成する。
いわゆるリフトオフ法によシ形成する。
即ち、絶縁性基板の表面を選、択エツチングして凹部を
形成し、この選択エーチングに用いたマスクを残した状
態でｆ−）電極材料膜を全面に被着した後、前記マスク
を除去して前記凹部に自己整合的に埋設されたゲート−
極を形成することを４１黴とする。これにより、テーパ
エツチング法のような制御性、”再現性の悪い方法を用
いることなく、耐圧の高い高性能のＴｐ’ｒを得ること
ができる。
形成し、この選択エーチングに用いたマスクを残した状
態でｆ−）電極材料膜を全面に被着した後、前記マスク
を除去して前記凹部に自己整合的に埋設されたゲート−
極を形成することを４１黴とする。これにより、テーパ
エツチング法のような制御性、”再現性の悪い方法を用
いることなく、耐圧の高い高性能のＴｐ’ｒを得ること
ができる。
以下本発明の詳細な説明する。第２図はそのＴＰＴ構造
を示す。第１図と対応する部分には第１図と同一符号を
付しである。第１図と異なるのは、ガラス基板１０表面
に凹部８を有し、この凹ｓ８にＰ−）電極２が埋設され
ていることである。
を示す。第１図と対応する部分には第１図と同一符号を
付しである。第１図と異なるのは、ガラス基板１０表面
に凹部８を有し、この凹ｓ８にＰ−）電極２が埋設され
ていることである。
具体的な製造工程を第３図（ａ）〜（ｆ）を用いて説明
する。まず、−ガラス基板１にレゾストパターン９を形
成し、これをマスクとして基板１表面を約３０００Ｘエ
ツチングして凹部８を形成する（ａ）０次にレゾストパ
ターン９を残したまま、全面ＫＡｔ膜を３２００〜３５
００芙蒸着し伽）、その後レジストパターン９を除去し
てその上のＡｔ膜をリフトオフすることによシ、凹部８
にダート電極２を埋設する（ｃ）。次いで、全面に８１
０２のスパッタリングにより１２００〜１ｓｏｏｌの絶
縁膜３を形成し、続いてアンドープ非晶質シリコン膜４
を４０００！、更に不純物ドープ非晶質シリコン膜５を
１００ＯＸ堆積する（ｄ）、そしてこれら非晶質シリコ
ン膜４，５を所定ツクターンにエツチングしく・）、約
７０００１のムを膜を蒸着、・母ターニングしてソース
電極６およびドレイン１１極７を形成し、最後にソース
電極６、ドレイン電極７をマスクとして不純物ドープ非
晶質シリコン膜５をエツチングして完成する（ｆ）・ こうして得られたＴＦＴＯ％性評価を行った結果、ｆ−
）耐圧は９０〜１１０Ｖと高く、ｔた電流−電圧特性も
十分満足できるものであった。
する。まず、−ガラス基板１にレゾストパターン９を形
成し、これをマスクとして基板１表面を約３０００Ｘエ
ツチングして凹部８を形成する（ａ）０次にレゾストパ
ターン９を残したまま、全面ＫＡｔ膜を３２００〜３５
００芙蒸着し伽）、その後レジストパターン９を除去し
てその上のＡｔ膜をリフトオフすることによシ、凹部８
にダート電極２を埋設する（ｃ）。次いで、全面に８１
０２のスパッタリングにより１２００〜１ｓｏｏｌの絶
縁膜３を形成し、続いてアンドープ非晶質シリコン膜４
を４０００！、更に不純物ドープ非晶質シリコン膜５を
１００ＯＸ堆積する（ｄ）、そしてこれら非晶質シリコ
ン膜４，５を所定ツクターンにエツチングしく・）、約
７０００１のムを膜を蒸着、・母ターニングしてソース
電極６およびドレイン１１極７を形成し、最後にソース
電極６、ドレイン電極７をマスクとして不純物ドープ非
晶質シリコン膜５をエツチングして完成する（ｆ）・ こうして得られたＴＦＴＯ％性評価を行った結果、ｆ−
）耐圧は９０〜１１０Ｖと高く、ｔた電流−電圧特性も
十分満足できるものであった。
以上のよりに本発明によれば、ｆｆ−）電極が基板表面
の凹部に埋設されているから、その上に形成される絶縁
膜には段切れを生じることはなく、耐圧も高いものとな
る。従ってまた絶縁膜を厚くする心機がないため、ＴＰ
Ｔ特性も優れ九ものが得られる。またｒ−）電極を十分
厚いものとすることができるため、外部配線とダート電
極とのコンタクトも良好にとることができる。
の凹部に埋設されているから、その上に形成される絶縁
膜には段切れを生じることはなく、耐圧も高いものとな
る。従ってまた絶縁膜を厚くする心機がないため、ＴＰ
Ｔ特性も優れ九ものが得られる。またｒ−）電極を十分
厚いものとすることができるため、外部配線とダート電
極とのコンタクトも良好にとることができる。
また本発明の方法によれば、リフトオフ法を利用してｒ
−）電極を基板表面の四部に自己整合させて埋設するこ
とにより、再現性および制御性よく所望の特性のＴＰＴ
を得ることができる。
−）電極を基板表面の四部に自己整合させて埋設するこ
とにより、再現性および制御性よく所望の特性のＴＰＴ
を得ることができる。
なお本実ａＡは上記実施例に限られるものではない６例
えは基板として社ガラス基板の他にグレーズド・セラミ
ック基板などの絶縁性基板を用い得るし、半導体薄膜、
電極についても必費ＷＣ応じて他の材料を用いることが
できる。
えは基板として社ガラス基板の他にグレーズド・セラミ
ック基板などの絶縁性基板を用い得るし、半導体薄膜、
電極についても必費ＷＣ応じて他の材料を用いることが
できる。
第１図社従来のＴＰＴの一例を示す図、第２図は本発明
の一実施例のＴＰＴを示す図、第３図（、）〜（ｆ）Ｆ
ｉその製造工程を示す図である。 １・・・ガラス基板、２・・・ダート電極、３・・・絶
縁膜、４・・・アンドーグ非晶質シリコン展、６・・・
不純物ドーグ非晶質シリコン膜、６・・・ソース電極、
１・・・ドレイン電極、８・・・凹部、９・・・レジス
トパターン。 出願人代理人 弁理士 鈴 江 武 彦第１１１ 第３１１
の一実施例のＴＰＴを示す図、第３図（、）〜（ｆ）Ｆ
ｉその製造工程を示す図である。 １・・・ガラス基板、２・・・ダート電極、３・・・絶
縁膜、４・・・アンドーグ非晶質シリコン展、６・・・
不純物ドーグ非晶質シリコン膜、６・・・ソース電極、
１・・・ドレイン電極、８・・・凹部、９・・・レジス
トパターン。 出願人代理人 弁理士 鈴 江 武 彦第１１１ 第３１１
Claims (4)
- （１）ｊ！、縁性基板表面にダート電極を設け、このゲ
ート電極上に絶縁膜を介して半導体薄膜を積層し、この
半導体薄膜の表面にソースおよびドレイン電極を配設し
て構成される薄膜電界効果トランジスタにおいて、前記
ダート電極は前記絶縁性基板の表面に設けられた凹部に
埋設されていることを特徴とする薄膜電界効果トランジ
スタ１． − - （２）絶縁２性基板はガラス基板またはグ・レーパズド
・７セラ７ミツク基板である特許請求の範囲第１項記載
の薄膜電界効果トランジスタ。 - （３）半導体薄膜轄アン１．ドー、プ非晶質シリコンで
あシ、そのソ、−スおよびドレイン電極とのコンタクト
ｓＫ不、純物ドープー非晶、質シリコン膜を有する特許
請求の範囲１ｇ１項記載の薄ａｔ界効果、トランジス、
ター０１、： - （４）絶縁性基板表面にｆ−）電極を形成し、このｒ−
）電極上に絶縁膜を介して箪導体薄膜を堆積し、この４
４体−膜“の表面に）−スおよ゛びドレイン電極゛を形
成″°して薄膜電界効果トランジスタを製造するに′際
゛１、前鹸’ｃ−）電極を形成すゐ工程に先にち、前記
絶縁性基板“表面のダート電極形成領域に選択エツチン
グにょｊ凹部を形成し、゛この選択エツチングに用いた
マスクを残した状態でｆ−）電極材”料膜を゛全面に被
着し後、前記マスダをｉ去して前゛記凹部に埋設さ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145804A JPS5848466A (ja) | 1981-09-16 | 1981-09-16 | 薄膜電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145804A JPS5848466A (ja) | 1981-09-16 | 1981-09-16 | 薄膜電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848466A true JPS5848466A (ja) | 1983-03-22 |
Family
ID=15393530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145804A Pending JPS5848466A (ja) | 1981-09-16 | 1981-09-16 | 薄膜電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189673A (ja) * | 1984-10-09 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPH0758342A (ja) * | 1994-07-11 | 1995-03-03 | Sony Corp | 薄膜トランジスタの製法 |
-
1981
- 1981-09-16 JP JP56145804A patent/JPS5848466A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189673A (ja) * | 1984-10-09 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPH0758342A (ja) * | 1994-07-11 | 1995-03-03 | Sony Corp | 薄膜トランジスタの製法 |
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