JPH0464181B2 - - Google Patents
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- Publication number
- JPH0464181B2 JPH0464181B2 JP59025381A JP2538184A JPH0464181B2 JP H0464181 B2 JPH0464181 B2 JP H0464181B2 JP 59025381 A JP59025381 A JP 59025381A JP 2538184 A JP2538184 A JP 2538184A JP H0464181 B2 JPH0464181 B2 JP H0464181B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- amorphous silicon
- silicon layer
- transparent conductive
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は薄膜トランジスタの製造方法に関す
る。
る。
(b) 技術の背景
本発明は、近時、極薄型、広面積の平面デイス
プレイ装置として着目される液晶デイスプレイデ
バイスに係、特に該デバイス駆動の例えばマトリ
ツクス構成のITO膜表示電極駆動をなす水素化ア
モルフアス半導体素子からなる能動スイツチ素子
の形成手段に就いて提示したものである。
プレイ装置として着目される液晶デイスプレイデ
バイスに係、特に該デバイス駆動の例えばマトリ
ツクス構成のITO膜表示電極駆動をなす水素化ア
モルフアス半導体素子からなる能動スイツチ素子
の形成手段に就いて提示したものである。
(c) 従来技術と問題点
従来の、液晶デバイスに於けるITO電極（透明
な導電性の電極）を制御駆動する薄膜トランジス
タは、デイスプレイデバイス形成のガラス基板上
に水素化アモルフアスシリコン（以下、ａ−Siと
略記する）半導体素子が使用されている。
な導電性の電極）を制御駆動する薄膜トランジス
タは、デイスプレイデバイス形成のガラス基板上
に水素化アモルフアスシリコン（以下、ａ−Siと
略記する）半導体素子が使用されている。
第１図は、ガラス基板にａ−Siの薄膜トランジ
スタが形成される従来方法を説明する要部プロセ
スを示す断面図である。
スタが形成される従来方法を説明する要部プロセ
スを示す断面図である。
はガラス基板ａ上にゲート電極ｂがパターン
蒸着された状態である。は前記パターン蒸着
後、窒化シリコンのゲート絶縁層ｃと、厚さ1000
Åの真性ａ−Si層ｄ、及びチヤンネル部保護をな
す厚さ2000Åの酸化シリコン層ｅ（絶縁層）を、
同一プラズマ気相成長装置（CVD装置）により
連続的に成膜した状態、又は、前記に続いて
その表面にスピンコートしてポジ形レジストｆ
（マイクロポジツト）を塗着した後、基板背面か
らの露光と、該露光後のレジスト現像及び弗酸、
弗化アンモン・水の混合液による酸化シリコン層
ｅをエツチング処理した状態である。
蒸着された状態である。は前記パターン蒸着
後、窒化シリコンのゲート絶縁層ｃと、厚さ1000
Åの真性ａ−Si層ｄ、及びチヤンネル部保護をな
す厚さ2000Åの酸化シリコン層ｅ（絶縁層）を、
同一プラズマ気相成長装置（CVD装置）により
連続的に成膜した状態、又は、前記に続いて
その表面にスピンコートしてポジ形レジストｆ
（マイクロポジツト）を塗着した後、基板背面か
らの露光と、該露光後のレジスト現像及び弗酸、
弗化アンモン・水の混合液による酸化シリコン層
ｅをエツチング処理した状態である。
更に、は前記処理に続いて、ａ−Si層とオー
ミツクコンタクトを取得する前記CVD装置によ
る厚さ約100Åのn+a−Si層ｇの成膜と、続いて
厚さ約700Åのニツケルクローム（NiCr）層ｈが
成膜になるソースドレイン電極を蒸着装置により
被着した状態である。然る後、前記塗着のレジス
ト層ｆ側面の不連続性を利用して該レジストの剥
離処理（リフトオフ法）をして、同図に示すソ
ースとドレイン電極が分離されたトランジスタが
形成される。
ミツクコンタクトを取得する前記CVD装置によ
る厚さ約100Åのn+a−Si層ｇの成膜と、続いて
厚さ約700Åのニツケルクローム（NiCr）層ｈが
成膜になるソースドレイン電極を蒸着装置により
被着した状態である。然る後、前記塗着のレジス
ト層ｆ側面の不連続性を利用して該レジストの剥
離処理（リフトオフ法）をして、同図に示すソ
ースとドレイン電極が分離されたトランジスタが
形成される。
か様な背面露光を用いた自己整合形ａ−Si薄膜
トランジスタの製造方法は、ポジ形レジストｆを
用いるスタガ型ソース・ドレイン電極をリフトオ
フ法により形成するため、n+層を用いる際高温
成膜が不可能である。且つn+層の段差被膜性が
良いためリフトオフ法の歩留りが不充分であると
云う欠点がある。又、コプラナー型においては、
前記欠点以前に薄膜トランジスタ製造上、重要な
界面であるゲート絶縁層とａ−Si層との界面が真
空外にさらされると云う欠点がある。
トランジスタの製造方法は、ポジ形レジストｆを
用いるスタガ型ソース・ドレイン電極をリフトオ
フ法により形成するため、n+層を用いる際高温
成膜が不可能である。且つn+層の段差被膜性が
良いためリフトオフ法の歩留りが不充分であると
云う欠点がある。又、コプラナー型においては、
前記欠点以前に薄膜トランジスタ製造上、重要な
界面であるゲート絶縁層とａ−Si層との界面が真
空外にさらされると云う欠点がある。
(d) 発明の目的
本発明の目的は、ゲート絶縁層とａ−Si層との
界面生成、ａ−Si層とソースドレイン電極との界
面生成を真空を破らないで生成すること、併せて
ゲート電極とソースドレイン電極を自己整合法に
より位置合わせすることにより安定な特性を持つ
薄膜トランジスタを高精細かつ大面積基板上に配
置形成する製造方法を提示することである。
界面生成、ａ−Si層とソースドレイン電極との界
面生成を真空を破らないで生成すること、併せて
ゲート電極とソースドレイン電極を自己整合法に
より位置合わせすることにより安定な特性を持つ
薄膜トランジスタを高精細かつ大面積基板上に配
置形成する製造方法を提示することである。
(e) 発明の構成
前記目的は、ゲート電極が形成されたガラス基
板上に、ゲート絶縁膜、アモルフアスシリコン
層、n+アモルフアスシリコン層を同一の真空中
で連続積層し、その後該n+アモルフアスシリコ
ン層上に透明導電膜を形成する工程と、該透明導
電膜上に形成されたネガレジストを前記ゲート電
極をマスクとして前記ガラス基板の背面から露光
し現像してレジストパターンを形成する工程と、
前記透明導電膜及び前記n+アモルフアスシリコ
ン層をエツチング分離してソース並びにドレイン
電極を形成し、その後前記レジストパターンを除
去する工程と、を有することを特徴とする薄膜ト
ランジスタの製造方法により達成される。
板上に、ゲート絶縁膜、アモルフアスシリコン
層、n+アモルフアスシリコン層を同一の真空中
で連続積層し、その後該n+アモルフアスシリコ
ン層上に透明導電膜を形成する工程と、該透明導
電膜上に形成されたネガレジストを前記ゲート電
極をマスクとして前記ガラス基板の背面から露光
し現像してレジストパターンを形成する工程と、
前記透明導電膜及び前記n+アモルフアスシリコ
ン層をエツチング分離してソース並びにドレイン
電極を形成し、その後前記レジストパターンを除
去する工程と、を有することを特徴とする薄膜ト
ランジスタの製造方法により達成される。
(f) 発明の実施例
本発明は、薄膜トランジスタのソース・ドレイ
ン電極を、膜厚さ100Å程度の半透明性n+アモル
フアスシリコン層とITO導電膜との二層膜構成と
する。これによりゲート絶縁層とａ−Si層の界
面、更に、ａ−Si層とソース・ドレイン電極の界
面が、共に同一真空中で生成され、然る後背面露
光が出来る。
ン電極を、膜厚さ100Å程度の半透明性n+アモル
フアスシリコン層とITO導電膜との二層膜構成と
する。これによりゲート絶縁層とａ−Si層の界
面、更に、ａ−Si層とソース・ドレイン電極の界
面が、共に同一真空中で生成され、然る後背面露
光が出来る。
またネガ型レジストの使用によりソース・ドレ
イン電極がエツチングでパターンニング出来、該
パターニング形成の歩留り低下を抑えることが出
来る。
イン電極がエツチングでパターンニング出来、該
パターニング形成の歩留り低下を抑えることが出
来る。
以下、本発明の製造方法を、第２図薄膜トラン
ジスタ断面を示すプロセス図を参照しながら詳細
に説明する。
ジスタ断面を示すプロセス図を参照しながら詳細
に説明する。
第２図プロセス図中、はガラス基板ａの表面
にニツケルクローム（NiCr）よりなるゲート電
極ｂが膜厚さ略700Åの厚さにパターン蒸着され
た状態である。は前記パターン蒸着後、窒化シ
リコン（SiN：Ｈ）のゲート絶縁層ｃと、1000Å
厚さの真性ａ−Si層ｄとを順次被着して、更にそ
の上面に厚さ100Å程度のn+アモルフアスシリコ
ン層１と厚さ1000ÅのITO導電膜ｉとの二重膜構
成のソース・ドレイン電極を順次被着した状態で
ある。前記順次被着するゲート絶縁層ｃ、真性ａ
−Si層ｄ、及びn+アモルフアスシリコン層１は、
何れも同一のプラズマCVD（Chemical Vapor
Deposition）装置により連続的に成膜し得る。又
厚さ1000ÅのITO導電膜ｉは、電子ビーム蒸着法
やイオンプレーテイング法及びスパツタ法により
成膜し得る。
にニツケルクローム（NiCr）よりなるゲート電
極ｂが膜厚さ略700Åの厚さにパターン蒸着され
た状態である。は前記パターン蒸着後、窒化シ
リコン（SiN：Ｈ）のゲート絶縁層ｃと、1000Å
厚さの真性ａ−Si層ｄとを順次被着して、更にそ
の上面に厚さ100Å程度のn+アモルフアスシリコ
ン層１と厚さ1000ÅのITO導電膜ｉとの二重膜構
成のソース・ドレイン電極を順次被着した状態で
ある。前記順次被着するゲート絶縁層ｃ、真性ａ
−Si層ｄ、及びn+アモルフアスシリコン層１は、
何れも同一のプラズマCVD（Chemical Vapor
Deposition）装置により連続的に成膜し得る。又
厚さ1000ÅのITO導電膜ｉは、電子ビーム蒸着法
やイオンプレーテイング法及びスパツタ法により
成膜し得る。
プロセス図中は、前記に続いてその表面に
スピンオフ法でネガ形レジストｊを塗着した後、
基板ａ背面からの背面露光（上方向矢印参照）を
なす状態と、併せて前記背面露光後、現像処理に
より図示ｋの凹みが形成された状態を示す。
スピンオフ法でネガ形レジストｊを塗着した後、
基板ａ背面からの背面露光（上方向矢印参照）を
なす状態と、併せて前記背面露光後、現像処理に
より図示ｋの凹みが形成された状態を示す。
は、前記凹み（チヤンネル）ｋの底面にある
ITO膜導電膜ｉとn+アモルフアスシリコン層１
とを、エツチング除去した状態図である。は前
記レジストｊ塗着の軟化温度（140℃）条件以下
の温度で該隔離のチヤンネル部面に対して酸化シ
リコン膜（SiO2、膜厚約2000Å）の絶縁保護膜
ｍを成膜した状態である。
ITO膜導電膜ｉとn+アモルフアスシリコン層１
とを、エツチング除去した状態図である。は前
記レジストｊ塗着の軟化温度（140℃）条件以下
の温度で該隔離のチヤンネル部面に対して酸化シ
リコン膜（SiO2、膜厚約2000Å）の絶縁保護膜
ｍを成膜した状態である。
更に、はリフトオフ法によりチヤンネル部ｋ
以外の保護膜ｍを除去した状態図である。
以外の保護膜ｍを除去した状態図である。
前記本発明の実施例手段によりゲート絶縁層と
ａ−Si層、該ａ−Si層とソース・ドレイン電極と
の形成が真空を破ることなく、従つてクリーンな
表面状態を維持して接合することが出来る為、マ
トリツクス電極を構成するセル駆動の安定なスイ
ツチングトランジスタが実現可能となる。
ａ−Si層、該ａ−Si層とソース・ドレイン電極と
の形成が真空を破ることなく、従つてクリーンな
表面状態を維持して接合することが出来る為、マ
トリツクス電極を構成するセル駆動の安定なスイ
ツチングトランジスタが実現可能となる。
(g) 発明の効果
以上、詳細に説明した本発明の薄膜トランジス
タの製造方法によれば、ゲート絶縁層とａ−Si層
の界面、及びａ−Si層とソース・ドレイン電極の
界面が同一の真空中で形成され、かつセルフアラ
イメント法が導入されるので、液晶表示のセル駆
動をなす信頼性の高い高精細な且つ大型の薄膜マ
トリツクススイツチングアレイが製造可能とな
る。
タの製造方法によれば、ゲート絶縁層とａ−Si層
の界面、及びａ−Si層とソース・ドレイン電極の
界面が同一の真空中で形成され、かつセルフアラ
イメント法が導入されるので、液晶表示のセル駆
動をなす信頼性の高い高精細な且つ大型の薄膜マ
トリツクススイツチングアレイが製造可能とな
る。
第１図は従来の薄膜トランジスタ形成方法を説
明するプロセス要部の断面図、第２図は本発明の
薄膜トランジスタ形成プロセス要部手段を示す断
面図である。 図中、ａはガラス基板、ｂはゲート電極、ｃは
窒化シリコン層（SiN：Ｈ）、ｄは真性アモルフ
アスシリコン（ａ−Si）層、ｅは酸化シリコン層
（SiO2）、ｆはレジスト膜、ｇとｌはn+a−Si層、
ｈはニツケルクローム（NiCr）組成のソース・
ドレイン電極、ｉはITO膜組成のソース・ドレイ
ン電極、ｋはチヤンネル部、及びｍはｋの保護膜
である。
明するプロセス要部の断面図、第２図は本発明の
薄膜トランジスタ形成プロセス要部手段を示す断
面図である。 図中、ａはガラス基板、ｂはゲート電極、ｃは
窒化シリコン層（SiN：Ｈ）、ｄは真性アモルフ
アスシリコン（ａ−Si）層、ｅは酸化シリコン層
（SiO2）、ｆはレジスト膜、ｇとｌはn+a−Si層、
ｈはニツケルクローム（NiCr）組成のソース・
ドレイン電極、ｉはITO膜組成のソース・ドレイ
ン電極、ｋはチヤンネル部、及びｍはｋの保護膜
である。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極が形成されたガラス基板上に、ゲ
ート絶縁膜、アモルフアスシリコン層、n+アモ
ルフアスシリコン層を同一の真空中で連続積層
し、その後該n+アモルフアスシリコン層上に透
明導電膜を形成する工程と、 該透明導電膜上に形成されたネガレジストを前
記ゲート電極をマスクとして前記ガラス基板の背
面から露光し現像してレジストパターンを形成す
る工程と、 前記透明導電膜及び前記n+アモルフアスシリ
コン層をエツチング分離してソース並びにドレイ
ン電極を形成し、その後前記レジストパターンを
除去する工程と、を有することを特徴とする薄膜
トランジスタの製造方法。 ２ 前記透明導電膜及び前記n+アモルフアスシ
リコン層からなる前記ソース電極と前記ドレイン
電極との間のエツチング分離部分の表面に、リス
トオフ法によりチヤンネルの保護膜を形成するこ
とを特徴とする特許請求の範囲第１項記載の薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025381A JPS60170260A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025381A JPS60170260A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170260A JPS60170260A (ja) | 1985-09-03 |
| JPH0464181B2 true JPH0464181B2 (ja) | 1992-10-14 |
Family
ID=12164277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025381A Granted JPS60170260A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170260A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139069A (ja) * | 1984-12-10 | 1986-06-26 | Fuji Xerox Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS62128566A (ja) * | 1985-11-29 | 1987-06-10 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPS62140467A (ja) * | 1985-12-13 | 1987-06-24 | Sharp Corp | 薄膜トランジスタの製造方法 |
-
1984
- 1984-02-14 JP JP59025381A patent/JPS60170260A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170260A (ja) | 1985-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |