JPS5848859B2 - 折返し試験回路 - Google Patents
折返し試験回路Info
- Publication number
- JPS5848859B2 JPS5848859B2 JP52132728A JP13272877A JPS5848859B2 JP S5848859 B2 JPS5848859 B2 JP S5848859B2 JP 52132728 A JP52132728 A JP 52132728A JP 13272877 A JP13272877 A JP 13272877A JP S5848859 B2 JPS5848859 B2 JP S5848859B2
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- JP
- Japan
- Prior art keywords
- phase
- circuit
- test
- outputs
- output
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- Expired
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Description
【発明の詳細な説明】
本発明はＰＣＭ４相以上の多相位相変復調装置の試験回
路に関する０ 従来、この種の通信方式における変復調装置の自己試験
回路及び相互試験回路は、ビット同期器に入力されるテ
スト信号と被試験系を通り４相位相復調器から出力され
る信号との位相か合っていないため、比較する時に専用
の位相同期回賂を必要とした。
路に関する０ 従来、この種の通信方式における変復調装置の自己試験
回路及び相互試験回路は、ビット同期器に入力されるテ
スト信号と被試験系を通り４相位相復調器から出力され
る信号との位相か合っていないため、比較する時に専用
の位相同期回賂を必要とした。
またビット同期器を除いて試験する簡単な試験方法もあ
るがこの場合はもちろんビット同期器の良否判定はでき
ない。
るがこの場合はもちろんビット同期器の良否判定はでき
ない。
本発明は、自己試験回路及び相互試験回路においてテス
トパターン発生器から出力されるテスト信号をビット同
期器の２つの入力のうちの１つに入力し、４相位相変調
器を通し、４相位相変調器の出力を４相位相復調器の入
力に接続し、さらに４相位相復調器から出力される信号
をビット同期器のテスト信号を入力していない方の入力
に接続すれば、ビット同期器の２つの出力信号は位相同
期かとれることになるのでこの２つの信号の一致、不一
致判定か容易にできる。
トパターン発生器から出力されるテスト信号をビット同
期器の２つの入力のうちの１つに入力し、４相位相変調
器を通し、４相位相変調器の出力を４相位相復調器の入
力に接続し、さらに４相位相復調器から出力される信号
をビット同期器のテスト信号を入力していない方の入力
に接続すれば、ビット同期器の２つの出力信号は位相同
期かとれることになるのでこの２つの信号の一致、不一
致判定か容易にできる。
この様にすることにより、被試験系全体の動作を容易に
確認できるようにした方式を提供するものである。
確認できるようにした方式を提供するものである。
即ち、本発明によれば被試験変復調器に対応して予め定
めたテスト信号を出力するテスト信号発生回路と、２つ
の入力信号間の位相同期をとり前記被試験変復器に出力
するピント同期回路と、前記テスト信号発生回路の出力
を前記ビット同期回路の一の入力側に出力し前記被試験
変復調器の前記一の入力側に力応する出力を＠記ビット
同期ｂ路の他の入力側に出力する切換回路と、＠記ビノ
ト同期回路の出力を比較判定する判定回路とを具備して
成ることを特徴とする折返し試験回路か得られる。
めたテスト信号を出力するテスト信号発生回路と、２つ
の入力信号間の位相同期をとり前記被試験変復器に出力
するピント同期回路と、前記テスト信号発生回路の出力
を前記ビット同期回路の一の入力側に出力し前記被試験
変復調器の前記一の入力側に力応する出力を＠記ビット
同期ｂ路の他の入力側に出力する切換回路と、＠記ビノ
ト同期回路の出力を比較判定する判定回路とを具備して
成ることを特徴とする折返し試験回路か得られる。
次に本発明の実施例について図面を参照して説明する。
第１図は自己試験回路を示す。第１図においてテスト信
号発生器１の出力は切換器２によりビット同期器の２つ
の入力のうちのどちらか一力に接続される。
号発生器１の出力は切換器２によりビット同期器の２つ
の入力のうちのどちらか一力に接続される。
このとき他力の入力は４相位相復調器の２つの出力のう
ちのテスト信号か出力される方に自動的に切換器２によ
り接続される。
ちのテスト信号か出力される方に自動的に切換器２によ
り接続される。
テスト信号発生器１の出力と接続されたことによりビッ
ト同期器３は２つの出力のうちのテスト信号が入力した
方の回線に信号を出力し、そのまま４相位相変調器４に
入る。
ト同期器３は２つの出力のうちのテスト信号が入力した
方の回線に信号を出力し、そのまま４相位相変調器４に
入る。
４相位相変調器４の出力は自局の４相位相復調器５の入
力に外部で接続され、４相位相復調器４は、２つの出力
のうちの一方に信号を出力し、この出力信号は上記のよ
うに切換器２によって、ビット同期器３のテスト信号の
入っていない入力に接続されている。
力に外部で接続され、４相位相復調器４は、２つの出力
のうちの一方に信号を出力し、この出力信号は上記のよ
うに切換器２によって、ビット同期器３のテスト信号の
入っていない入力に接続されている。
これによりビット同期器３の２つの出力信号は位相同期
がとれ共に判定器６に入り一致、不一致判定され、被試
験系のテスト信号を入力した方の回線についての動作の
確認ができる。
がとれ共に判定器６に入り一致、不一致判定され、被試
験系のテスト信号を入力した方の回線についての動作の
確認ができる。
つづいて切換器２を切り換えることによりテスト信号を
ビット同期器３の他方の入力に接続し同時にもう一方の
入力を４相位相復調器５の２つの出力のうちのテスト信
号が出力される方に切り換えれば前の状態でテスト信号
を入力しなかった回線についての動作の確認が同じ原理
で可能となる。
ビット同期器３の他方の入力に接続し同時にもう一方の
入力を４相位相復調器５の２つの出力のうちのテスト信
号が出力される方に切り換えれば前の状態でテスト信号
を入力しなかった回線についての動作の確認が同じ原理
で可能となる。
この試験方式の場合ビット同期器３は２つの入力信号の
位相同期をとるのにフレーム長単位で信号を制御するた
めテスト信号の周期は１フレーム長か１フレーム長の整
数分の１でなければならない。
位相同期をとるのにフレーム長単位で信号を制御するた
めテスト信号の周期は１フレーム長か１フレーム長の整
数分の１でなければならない。
第２図は相互試験回路を示す。
図において１〜６は第１図の各部に相当する。
図において自己試験回路と異る点は自局の４相位相変調
器４の出力が相手局の４相位相復調器５の入力に互いに
接続されていることである。
器４の出力が相手局の４相位相復調器５の入力に互いに
接続されていることである。
これによりビット同期器３は自局のテスト信号と相手局
から送られ自局の４相位相復調器５より出力されるテス
ト信号との２つの位相同期のとれた信号を出力し判定器
６により判定する。
から送られ自局の４相位相復調器５より出力されるテス
ト信号との２つの位相同期のとれた信号を出力し判定器
６により判定する。
この場合両局の切換器２は同じ位置でなけれはならない
。
。
本発明は以上説明したように被試験系を通り４相位相復
調器より出力されたテスト信号を再び自局のビット同期
器に入力することにより、被試験系の入力テスト信号と
出力テスト信号の位相同期をとり判定をすることにより
専用の位相同期回路を必要としないという効果があり、
切換器に若干の変更を加えることにより８相以上の位相
変復調通信系の試験回路として使用可能となる。
調器より出力されたテスト信号を再び自局のビット同期
器に入力することにより、被試験系の入力テスト信号と
出力テスト信号の位相同期をとり判定をすることにより
専用の位相同期回路を必要としないという効果があり、
切換器に若干の変更を加えることにより８相以上の位相
変復調通信系の試験回路として使用可能となる。
さらに、上記のように複数の入力信号に対し、位相同期
をとった後に信号を送出し、受信するというようなどの
ような通信系に対しても適用できることは当然である。
をとった後に信号を送出し、受信するというようなどの
ような通信系に対しても適用できることは当然である。
第１図は本発明の実施例である自己試験回路のブロック
図、第２図は本発明の他の実施例である相互試験回略の
ブロック図である。 １・・・・・・テスト信号発生器、２・・・・・・切換
器、３・・・・・・ビット同期器、４・・・・・・４相
位相変調器、５・・・・・・４相位相復調器、６・・・
・・・判定器。
図、第２図は本発明の他の実施例である相互試験回略の
ブロック図である。 １・・・・・・テスト信号発生器、２・・・・・・切換
器、３・・・・・・ビット同期器、４・・・・・・４相
位相変調器、５・・・・・・４相位相復調器、６・・・
・・・判定器。
Claims (1)
- １ 被試験変復調器に対応して予め定めたテスト信号を
出力するテスト信号発生回路と、２つの入力信号間の位
相同期をとり前記被試験変復調器に出力するビット同期
回路と、前記テスト信号発生回路の出力を前記ビット同
期回路の一の入力側に出力し前記被試験変復調器の前記
一の入力側に対応する出力を前記ピント同期回路の他の
入力側に出力する切換回路と、前記ビット同期回路の出
力を比較判定する判定回路とを具備して成ることを特徴
とする折返し試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52132728A JPS5848859B2 (ja) | 1977-11-04 | 1977-11-04 | 折返し試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52132728A JPS5848859B2 (ja) | 1977-11-04 | 1977-11-04 | 折返し試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5466180A JPS5466180A (en) | 1979-05-28 |
| JPS5848859B2 true JPS5848859B2 (ja) | 1983-10-31 |
Family
ID=15088192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52132728A Expired JPS5848859B2 (ja) | 1977-11-04 | 1977-11-04 | 折返し試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848859B2 (ja) |
-
1977
- 1977-11-04 JP JP52132728A patent/JPS5848859B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5466180A (en) | 1979-05-28 |
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