JPS584963B2 - 表示装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、プラズマ表示器を用いてアナログ入力信号
の大きさを棒グラフ的に表示する表示装置に関する。

この種の表示装置に使用するプラズマ表示器はアノード
とカソードとを放電ガス中に密封し、両電極間に電圧を
加えればその間に放電を起してカソードが点灯すること
を利用するもので、表示器のフロントガラス内面に形成
した透明導電膜のアノードに対して表示器のバックシー
ト面に多数のカソードを表示目盛相当位置に対向配列し
、アノードにはアナログ信号レベルに比例した時間幅の
パルス電圧を加え、カソード群には最下位のカソードか
ら最上位のカソードまで時分割的にローレベル（低い電
圧）を加えることによって点灯するカソードの数をアノ
ード信号の時間幅に比例させ、アナログ入力信号の大き
さを棒グラフ的に表示するものである。

第３図はこのようなプラズマ表示器を備えた従来の表示
装置のブロック図である（Ｅｌｅｃｔｒｏｎｉｃｓ、１
９７４年３月７日号、８９頁〜９３頁参照）。

アナログ入力信号Ｅとランプ電圧発生器ＲＡからの基準
ランプ電圧とをコンパレータＣＯＭで比較することによ
り、入力信号Ｅの大きさに比例した時間幅の電圧パルス
を得て、この時間だけアノードドライバＤＡを介してプ
ラズマ表示器ＤＰのアノード電圧を高くする。

一方、クロック発生器ＣＬＫからのクロックを入力とす
る変換器Ｆはプラズマ表示器ＤＰのカソードの数に応じ
てＮ相のクロック信号を得、この信号をカソードドライ
バＤＫを通してカソードを時分割的に駆動する。

これによりアナログ入力信号の大きさを棒グラフ的に表
示させる。

なお、カウンタＣはクロックをカソードの数だけ計数す
ることで所定時間毎にスイッチ回路ＳＷをトリガし、ス
イッチ回路ＳＷはそのパルス出力でランプ電圧発生器Ｒ
Ａを所定時間毎に駆動する。

このようなプラズマ表示器は、通常の指針式メータと同
様に入力量の概略値を直感的に認識できるアナログ表示
の特徴を持ち、さらにカソード数を増すことで指示精度
を上げうるデジタル表示の特徴を持つものである。

しかし、指示精度を上げるために、カソードのピッチを
こまがくすると読み取りにくくなるし、同じピッチで表
示寸法を長くすると表示器が大型化し、プラズマ表示器
による高精度（例えば０．１％）指示は難しかった。

そこで、アナログ入力信号をデジタル値に変換しこのデ
ジタル値を数字表示器に表示させ、この数字表示器をプ
ラズマ表示器に並設するようにすることが考えられる。

第２図はこのような考えに基づいて構成された表示装置
の試作例の一例である。

この表示装置においては、アナログ入力信号Ｅはアナロ
グ−デジタル変換器ＡＤに与えられてデジタル値に変換
される。

このアナログ−デジタル変換器ＡＤの出力端子Ｄｏｕｔ
から得られるデジタル値はレジスタＲに記憶される。

このタイミングはアナログ−デジタル変換器ＡＤの端子
Ｂｕｓｙからの変換終了信号が使用される。

レジスタＲの内容はデコーダＤＧ１．ＤＧ２．ＤＧ３．
ＤＧ４に与えられ、このデコーダの出力信号は数字表示
体ＬＤＩ、ＬＤ２．ＬＤ３．ＬＤ４に与えられる。

デコーダと数字表示体とで数字表示器が構成される。

一方、アナログ入力信号Ｅは、第１図と同様にコンパレ
ータＣＯＭにも供給されてラング電圧発生器ＲＡからの
基準ランプ電圧と比較され、アノードドライバＤＡを介
してプラズマ表示器ＤＰに与えられる。

このようにすることにより、第２図に示した表示装置に
おいては、棒グラフ表示および数字表示を行なうことが
できる。

しかしながら、この表示装置においては、棒グラフ表示
を行なうための回路構成と数字表示を行なうための回路
構成とが全く独立して設けられるために、表示装置の全
回路構成が複雑化すると共に部品点数が多く必要とされ
、製作上にも好ましくない。

本発明は、このような点に鑑みてなされ、全体の回路構
成を簡単化でき従って部品点数を少なくすることのでき
る表示装置を提供することを目的とする。

本発明者等は第４図に示した試作例をさらに発展させる
べく種々の研究と実験を繰り返し行なった結果、アナロ
グ−デジタル変換器によって得られるデジタル値をプロ
グラムカウンタのプログラム値として与え、このプログ
ラムカウンタにてそのデジタル値に対応する時間幅のパ
ルス信号に変換し、アノードドライバを介してプラズマ
表示器のアノードに供給することによって、所期の目的
を達成し得ることを見出した。

すなわち、このようにすることによって、数字表示を行
なうための回路構成と棒グラフ表示を行なうための回路
構成とを一部共通化することができ、その結果、後述す
るように、本来棒グラフ表示を行なうために必要であっ
たランプ電圧発生器、このランプ電圧発生器を駆動する
ためのスイッチ回路および入力信号と基準ランプ電圧と
を比較するためのコンパレータを不要とすることができ
る。

次に本発明の一実施例を図面に基づいて詳細に説明する
。

第１図はこの発明の一実施例を示すブロック図である。

アナログ入力信号Ｅはアナログ−デジタル変換器ＡＤに
加えてデジタル値に変換する。

アナログ−デジタル変換器ＡＤの出力端子Ｄｏｕｔから
得られるデジタル値はレジスタＲに記憶させる。

このタイミングはアナログ−デジタル変換器ＡＤの端子
Ｂｕｓｙからの変換終了信号を使用する。

なお、レジスタＲは通常のアナログ−デジタル変換器に
ラッチ回路として備えている。

プログラムカウンタＰはレジスタＲの内容をプログラム
値とし、クロックの計数でプログラム値に比例した時間
幅のパルスを得る。

リセット用カウンタＣＲはアナログーテジタル変換器Ａ
Ｄの変換終了信号を同期入力にし、クロックの所定数（
プラズマ表示器ＤＰのカソード数Ｎ）計数毎にプログラ
ムカウンタＰに計数動作を開始させる。

アノードドライバＤＡはプログラムカウンタＰからのパ
ルス信号を電圧増幅してプラズマ表示器り、のアノード
に印加する。

分周器Ｔはクロック発生器ＣＬＫのクロックパルスを分
周する。

選択スイッチＳＷ１は分周器Ｔからの複数の分周出力又
はクロック発生器ＣＬＫのクロックから１つを選択した
クロックをリセット用カウンタＣＲ及び変換器Ｆにその
クロックとして与える。

変換器Ｆはプラズマ表示器ＤＰのカソード数Ｎに応じて
Ｎ相のクロックに変換し、カソードドライバＤＫを通し
てカソード群にその点灯のために必要な電圧を順次与え
る。

数字表示体ＬＤ、〜ＬＤ４は総数で４桁の数字表示をし
、第２図に例示する如く、プラズマ表示器ＤＰの近傍に
配置する。

デコーダＤＧ、〜ＤＧ、は夫々数字表示体ＬＤ、〜ＬＤ
４との組合せで数字表示器を構成し、レジスタＲの内容
を桁毎にデコードして数字表示体ＬＤ、〜ＬＤ４の駆動
に必要な信号を得る。

例えば、数字表示体ＬＤ１〜ＬＤ４がセグメントタイプ
の発光ダイオード表示体のものであれば、レジスタＲの
内容に応じた数字表示に必要なセグメント及び小数点表
示用ドツトを駆動する。

上記構成により、アナログ入力信号Ｅはアナログ−デジ
タル変換器ＡＤにてデジタル値に変換しその変換終了で
レジスタＲに記憶させる。

レジスタＲの内容はデコーダＤＧ１〜ＤＧ４を通して数
字表示体ＬＤ、〜ＬＤ４上にデジタル表示する。

又、レジスタＲの内容はプログラムカウンタＰのプログ
ラム値になり、プログラムカウンタＰにて対応する時間
幅のパルス信号に変換し、アノードドライバＤＡを通し
てプラズマ表示器ＤＰのアノードを駆動する。

一方、分周器Ｔを通したプログラムカウンタＰのクロッ
クパルス１／ｎクロツクを変換器Ｆに供給し、変換器Ｆ
からのＮ相のクロックでプラズマ表示器ＤＰのカソード
を順次駆動する。

これにより、プラズマ表示器ＤＰアナログ入力信号の大
きさに比例した棒グラフ表示をする。

ここで、プラズマ表示器ＤＰのアノードに加えるパルス
の時間幅に対して１／ｎのクロックを変換器Ｆのクロッ
クとすれば、プラズマ表示器ＤＰで点灯するカソードの
数はデジタル表示値に対して１／ｎとなる。

従って、変換器Ｆに与えるクロックパルスをスイッチＳ
Ｗ１で選択すれば、デジタル表示値に対するプラズマ表
示器の表示値を任意に変えることができる。

この発明によれは、数字表示器によるデジタル表示と、
プラズマ表示器によるアナログ表示を同時にでき、プラ
ズマ表示器によるアナログ表示の下位桁分をデジタル表
示で読み取ることができる。

また、構成としては従来のプラズマ表示器を用いた表示
装置に数字表示器を付加するのみの簡単な構成でできる
。

そして、数字表示体をプラズマ表示体として表示器ＤＰ
と一体に構成すれば、付加する回路はデコーダのみにな
る。

また、デジタル表示とアナログ表示のスケールファクタ
を任意に変えることができるので、プラズマ表示器にて
入力信号全体をアナログ表示し、アナログ表示では正確
に読み取りできない下位桁をデジタル表示することも可
能である。

さらに、本発明によれは、数字表示するために設けられ
たレジスタＲの内容がプログラムカウンタＰのプログラ
ム値として与えられ、このプログラムカウンタＰがクロ
ック発生器ＣＬＫから発生されたクロックを計数するこ
とによりそのプログラムに比例した時間幅のパルスを得
て、このパルスを棒グラフ表示するだめのプラズマ表示
器ＤＰに供給するようにしたので、特にランプ電圧発生
器およびこれを駆動するためのスイッチ回路を不要とす
ることができる。

その結果、表示装置の全体回路を単純化することができ
、しかも部品点数を少なくすることができるという効果
が奏される。

【図面の簡単な説明】

第１図はこの発明による表示装置の一実施例を示すブロ
ック図、第２図はこの発明における表示部の一実施例を
示す構成図、第３図は従来のこの種の表示装置のブロッ
ク図、第４図は第３図に示した表示装置に数字表示を行
なうための回路を組込んだ試作例のブロック図である。 ＡＤ：アナログ−デジタル変換器、Ｒ：レジスタ、Ｐニ
ブログラムカウンタ、ＣＲ：リセット用カウンタ、ＤＧ
、〜ＤＧ４：デコーダ、ＬＤ、〜ＬＤ４：数字表示体、
ＣＬＫ：クロック発生器、Ｔ：分周器、ＳＷ、：スイッ
チ、Ｆ：変換器、ＤＰ：プラズマ表示器、ＤＡニアノー
ドドライバ、ＤＫ：カソードドライバ。

Claims (1)

1. 【特許請求の範囲】 １ アノードに対して多数のカソードを表示目盛相当位
   置に配列し、アノードにはアナログ入力信号に比例した
   時間幅のパルス電圧を加え、カソード群には下位のカソ
   ードから上位のカソードまでその点灯のための電圧を順
   次印加することでアナログ入力信号の大きさを棒グラフ
   的に表示できるプラズマ表示器と、アナログ入力信号を
   デジタル値に変換するアナログ−デジタル変換器と、上
   記プラズマ表示器の近傍に配置され上記デジタル値を数
   字表示する数字表示器と、上記デジタル値をプログラム
   値としクロックの計数で上記プラズマ表示器のアノード
   に加えるパルス電圧信号を得るプログラムカウンタと、
   このプログラムカウンタの計数に同期したクロックを入
   力とし上記プラズマ表示器のカソードに加える多相の信
   号を得る変換器とを備えたことを特徴とする表示装置。 ２、特許請求の範囲第１項記載の表示装置において、上
   記プログラムカウンタに与えるクロックに対して上記変
   換器に与えるクロックを分周する分周器を備えたことを
   特徴とする表示装置。